縱观編程語(yǔ)言的(de)發(fà)展(zhǎn)，從彙編到(dào)C到(dào)更(gèng)高(gāo)級抽象(xiàng)語(yǔ)言，都是(shì)在(zài)降低開(kāi)發(fà)的(de)門(mén)檻，把常規的(de)瑣碎的(de)工作用(yòng)高(gāo)級語(yǔ)言来(lái)抽象(xiàng)。对(duì)于(yú)FPGA開(kāi)發(fà)，以(yǐ)前(qián)工程师(shī)需要(yào)掌握硬(yìng)件(jiàn)描述語(yǔ)言如(rú)VHDL進(jìn)行RTL級的(de)開(kāi)發(fà)，自(zì)從三(sān)年(nián)前(qián)Xilinx 推出(chū) Vivado 設計(jì)套(tào)件(jiàn)以(yǐ)来(lái)，FPGA開(kāi)發(fà)門(mén)檻已經(jīng)大大降低了(le)，不(bù)再一(yī)定(dìng)要(yào)用(yòng)RTL的(de)語(yǔ)言，使用(yòng)C語(yǔ)言就(jiù)可(kě)以(yǐ)快(kuài)速完成(chéng)FPGA開(kāi)發(fà)，这(zhè)是(shì)一(yī)件(jiàn)讓软(ruǎn)件(jiàn)工程师(shī)们(men)振奮的(de)事(shì)情(qíng)----以(yǐ)前(qián)的(de)內(nèi)存管(guǎn)理DMA、接口(kǒu)等要(yào)請硬(yìng)件(jiàn)工程师(shī)来(lái)完成(chéng)，現(xiàn)在(zài)写一(yī)段(duàn)C語(yǔ)言代(dài)碼就(jiù)可(kě)以(yǐ)完成(chéng)了(le)。而(ér)近(jìn)日(rì)，赛靈思(sī)發(fà)布(bù)了(le)Vivado 設計(jì)套(tào)件(jiàn)HLx版套(tào)件(jiàn)，讓FPGA開(kāi)發(fà)更(gèng)容易了(le)，未来(lái)，用(yòng)機(jī)器人(rén)来(lái)開(kāi)發(fà)FPGA真(zhēn)不(bù)是(shì)夢想(xiǎng)了(le)！

 

Vivado HLx 版本(běn)可(kě)为(wèi)設計(jì)团(tuán)隊提(tí)供实現(xiàn)基于(yú) C 的(de)設計(jì)、重(zhòng)用(yòng)优化(huà)、IP 子系(xì)統重(zhòng)複、集成(chéng)自(zì)動(dòng)化(huà)以(yǐ)及(jí)設計(jì)收(shōu)斂加速所(suǒ)需的(de)工具和(hé)方(fāng)法。與(yǔ) UltraFast™ 高(gāo)层次(cì)生(shēng)産力設計(jì)方(fāng)法指南(nán)相結合，这(zhè)種(zhǒng)特(tè)殊組合經(jīng)过(guò)验(yàn)證，不(bù)僅可(kě)幫助設計(jì)人(rén)員以(yǐ)高(gāo)层次(cì)抽象(xiàng)形式開(kāi)展(zhǎn)工作，同(tóng)时(shí)還(huán)可(kě)促進(jìn)重(zhòng)複使用(yòng)，從而(ér)可(kě)加速生(shēng)産力。

新版 HLx 包(bāo)括 HL 系(xì)統版本(běn)、HL 設計(jì)版本(běn)和(hé) HL WebPACK™ 版本(běn)。所(suǒ)有(yǒu) HLx 版本(běn)均包(bāo)括带(dài)有(yǒu) C/C++ 庫的(de) Vivado 高(gāo)层次(cì)綜合 (HLS)、Vivado IP 集成(chéng)器 (IPI)、LogicCORE™ IP 子系(xì)統以(yǐ)及(jí)完整的(de) Vivado 实現(xiàn)工具套(tào)件(jiàn)，使主(zhǔ)流用(yòng)戶能(néng)够方(fāng)便地(dì)采用(yòng)生(shēng)産力最(zuì)高(gāo)、最(zuì)先(xiān)進(jìn)的(de)C 語(yǔ)言和(hé) IP設計(jì)流程。結合最(zuì)新 UltraFast™ 高(gāo)級生(shēng)産力設計(jì)方(fāng)法指南(nán)，相比采用(yòng)傳統方(fāng)法而(ér)言，用(yòng)戶可(kě)将生(shēng)産力提(tí)升(shēng) 10-15 倍！

 

可(kě)能(néng)有(yǒu)些人(rén)说(shuō)我(wǒ)用(yòng)RTL来(lái)開(kāi)發(fà)会(huì)将FPGA优化(huà)的(de)更(gèng)好(hǎo)，是(shì)的(de)沒(méi)有(yǒu)錯，但是(shì)这(zhè)要(yào)耗費更(gèng)多(duō)的(de)时(shí)間(jiān)和(hé)人(rén)力，以(yǐ)前(qián)我(wǒ)们(men)需要(yào)RTL是(shì)因(yīn)为(wèi)FPGA里(lǐ)的(de)邏輯資源有(yǒu)限，需要(yào)做更(gèng)好(hǎo)的(de)优化(huà)邏輯資源的(de)試用(yòng)，現(xiàn)在(zài)，FPGA已經(jīng)有(yǒu)大量(liàng)邏輯資源了(le)，而(ér)且FPGA也(yě)日(rì)益複雜，为(wèi)了(le)优化(huà)資源去(qù)耗費时(shí)間(jiān)和(hé)人(rén)力已經(jīng)不(bù)劃(huà)算了(le)。这(zhè)就(jiù)跟软(ruǎn)件(jiàn)編程一(yī)樣(yàng)，如(rú)果(guǒ)用(yòng)彙編会(huì)更(gèng)有(yǒu)效但是(shì)用(yòng)C則開(kāi)發(fà)时(shí)間(jiān)更(gèng)短(duǎn)。

赛靈思(sī)公司亞太區(qū)銷售與(yǔ)市(shì)场副總(zǒng)裁楊飛曾經(jīng)以(yǐ)实際開(kāi)發(fà)案(àn)例来(lái)说(shuō)明(míng)HLS工具給(gěi)設計(jì)师(shī)带(dài)来(lái)的(de)好(hǎo)处，他(tā)说(shuō)在(zài)開(kāi)發(fà)4G OFDM QAM64編碼处理时(shí)，如(rú)果(guǒ)設計(jì)师(shī)如(rú)果(guǒ)用(yòng)傳統方(fāng)法則要(yào)耗时(shí)三(sān)个(gè)月(yuè)，如(rú)果(guǒ)用(yòng)Vivado開(kāi)發(fà)套(tào)件(jiàn)縮短(duǎn)到(dào)幾(jǐ)天(tiān)，如(rú)果(guǒ)要(yào)開(kāi)發(fà)4G OFDM QAM256編碼，則設計(jì)师(shī)用(yòng)傳統方(fāng)法基本(běn)不(bù)可(kě)能(néng)完成(chéng)了(le)，如(rú)果(guǒ)用(yòng)Vivado開(kāi)發(fà)套(tào)件(jiàn)則很快(kuài)可(kě)以(yǐ)完成(chéng)開(kāi)發(fà)。

 

所(suǒ)以(yǐ)高(gāo)层次(cì)綜合工具可(kě)以(yǐ)把設計(jì)师(shī)從最(zuì)繁瑣、最(zuì)基礎的(de)代(dài)碼開(kāi)發(fà)中(zhōng)解(jiě)放(fàng)出(chū)来(lái)，讓他(tā)们(men)在(zài)更(gèng)高(gāo)級的(de)工作中(zhōng)發(fà)揮創造性(xìng)，如(rú)算法、建模等。

 

另(lìng)外(wài)，在(zài)软(ruǎn)件(jiàn)定(dìng)義一(yī)切(qiè)的(de)时(shí)代(dài)，赛靈思(sī)已經(jīng)推出(chū)了(le)一(yī)系(xì)列SDx開(kāi)發(fà)环(huán)境（SDSoC、SDAccel 和(hé) SDNet），助力芯片(piàn)設計(jì)、數據(jù)庫開(kāi)發(fà)、下(xià)一(yī)代(dài)网(wǎng)絡領域的(de)软(ruǎn)件(jiàn)工程师(shī)輕(qīng)松用(yòng)FPGA实現(xiàn)創意(yì)，这(zhè)会(huì)将赛靈思(sī)的(de)用(yòng)戶擴大5倍！以(yǐ)後(hòu)软(ruǎn)件(jiàn)工程师(shī)輕(qīng)松用(yòng)FPGA開(kāi)發(fà)創新應(yìng)用(yòng)不(bù)是(shì)夢想(xiǎng)了(le)!

 

而(ér)且HLx 開(kāi)發(fà)工具不(bù)是(shì)單个(gè)工具，赛靈思(sī)也(yě)考慮生(shēng)态系(xì)統的(de)建設，形成(chéng)開(kāi)放(fàng)的(de)勢态，HLx還(huán)有(yǒu)針(zhēn)对(duì)生(shēng)态系(xì)統的(de)版本(běn)均包(bāo)括 Vivado HLS、Vivado IPI、LogicCORE IP 子系(xì)統和(hé)完整的(de) Vivado 实現(xiàn)工具套(tào)件(jiàn)。

 

此(cǐ)外(wài)，赛靈思(sī)及(jí)其聯盟生(shēng)态系(xì)統還(huán)在(zài)不(bù)斷擴展(zhǎn)特(tè)定(dìng)市(shì)场的(de) C 語(yǔ)言庫，诸如(rú)針(zhēn)对(duì)視頻和(hé)图(tú)像处理的(de) OpenCV，以(yǐ)及(jí)面(miàn)向(xiàng)汽車駕駛員輔助系(xì)統 (ADAS) 和(hé)數據(jù)中(zhōng)心(xīn)應(yìng)用(yòng)的(de)機(jī)器学習等。赛靈思(sī)的(de)全(quán)新 LogiCORE IP 子系(xì)統是(shì)一(yī)種(zhǒng)高(gāo)度(dù)可(kě)配置的(de)、專为(wèi)特(tè)定(dìng)市(shì)场量(liàng)身(shēn)定(dìng)制的(de)構建模块(kuài)，其集成(chéng)了(le)多(duō)达(dá) 80 个(gè)不(bù)同(tóng)的(de) IP 核、软(ruǎn)件(jiàn)驅動(dòng)程序、設計(jì)範例和(hé)多(duō)種(zhǒng)测試平台(tái)。新型 IP 子系(xì)統可(kě)用(yòng)于(yú)以(yǐ)太网(wǎng)、PCIe®、視頻处理、图(tú)像傳感(gǎn)器处理以(yǐ)及(jí) OTN 開(kāi)發(fà)。这(zhè)些 IP 子系(xì)統采用(yòng) AMBA® AXI 4 互聯協議、IEEE P1735 加密和(hé) IP-XACT 等業界标(biāo)準，可(kě)與(yǔ)赛靈思(sī)及(jí)其聯盟成(chéng)員提(tí)供的(de) IP 实現(xiàn)互操作，并加速集成(chéng)。

 

而(ér)設計(jì)师(shī)開(kāi)發(fà)的(de)基于(yú) C 的(de) IP 和(hé)預封(fēng)裝(zhuāng)的(de) IP 子系(xì)統也(yě)可(kě)以(yǐ)相結合，能(néng)利用(yòng) Vivado IPI 实現(xiàn)集成(chéng)自(zì)動(dòng)化(huà)。Vivado IPI 的(de)集成(chéng)自(zì)動(dòng)化(huà)提(tí)供了(le)具有(yǒu)器件(jiàn)和(hé)平台(tái)感(gǎn)知的(de)互動(dòng)開(kāi)發(fà)环(huán)境。該环(huán)境可(kě)支持(chí)關(guān)鍵 IP 接口(kǒu)的(de)智能(néng)自(zì)動(dòng)連(lián)接、一(yī)鍵式 IP 子系(xì)統生(shēng)成(chéng)、实时(shí) DRC，以(yǐ)及(jí)接口(kǒu)更(gèng)換通(tòng)知，同(tóng)时(shí)還(huán)具備強(qiáng)大的(de)調試功能(néng)。具有(yǒu)平台(tái)感(gǎn)知的(de)智能(néng)功能(néng)可(kě)对(duì) Zynq® SoC 和(hé) MPSoC 处理系(xì)統預先(xiān)配置适當的(de)外(wài)設、驅動(dòng)程序和(hé)存儲器映射，以(yǐ)便支持(chí)目标(biāo)開(kāi)發(fà)板。設計(jì)团(tuán)隊現(xiàn)在(zài)能(néng)够針(zhēn)对(duì) ARM® 处理系(xì)統和(hé)高(gāo)性(xìng)能(néng) FPGA 邏輯快(kuài)速識别、重(zhòng)用(yòng)并集成(chéng)软(ruǎn)硬(yìng)件(jiàn) IP 核。

 

所(suǒ)以(yǐ)設計(jì)师(shī)们(men)還(huán)可(kě)以(yǐ)利用(yòng)業餘时(shí)間(jiān)自(zì)己開(kāi)發(fà)IP，这(zhè)些IP以(yǐ)後(hòu)也(yě)可(kě)以(yǐ)成(chéng)为(wèi)一(yī)个(gè)交易收(shōu)入(rù)的(de)来(lái)源，類(lèi)似蘋果(guǒ)的(de)APPstore模式，以(yǐ)前(qián)大家(jiā)可(kě)以(yǐ)開(kāi)發(fà)IOS APP，未来(lái)專業類(lèi)的(de)软(ruǎn)件(jiàn)工程师(shī)可(kě)以(yǐ)開(kāi)發(fà)FPGA APP IP？

 

回(huí)到(dào)主(zhǔ)題(tí)，软(ruǎn)件(jiàn)工程师(shī)们(men)，你们(men)可(kě)以(yǐ)把FPGA設計(jì)規則收(shōu)集起来(lái)，開(kāi)發(fà)一(yī)个(gè)FPGA機(jī)器人(rén)助手(shǒu)啊！我(wǒ)看(kàn)有(yǒu)市(shì)场！