`timescale 1ns / 1ps

module vga_interface#(
    parameter DATA_W = 8)
   (
    input                       clk,//65MHz
    input                       rst_n,

    output                      vga_clk,
    output reg                  vga_en,
    
    //input       [DATA_W-1:0]    din_r,
    //input       [DATA_W-1:0]    din_g,
    //input       [DATA_W-1:0]    din_b,
    output      [DATA_W-1:0]    vga_r,
    output      [DATA_W-1:0]    vga_g,
    output      [DATA_W-1:0]    vga_b,
    output reg                  vga_hs,
    output reg                  vga_vs
    );

/*********************************參數******************************************/
    //VGA:1280*768@60HZ 
    //行參數
    localparam H_A = 136,   //同(tóng)步脈沖
               H_B = 160,   //顯示後(hòu)沿
               H_C = 1024,  //顯示时(shí)段(duàn)
               H_D = 24;    //顯示前(qián)沿
    //场參數
    localparam V_A = 6,     //同(tóng)步脈沖
               V_B = 29,    //顯示後(hòu)沿
               V_C = 768,   //顯示时(shí)段(duàn)
               V_D = 3;     //顯示前(qián)沿
    
    //有(yǒu)效區(qū)域邊(biān)界           
    localparam X0 = H_A+H_B,        //136+160=296
               X1 = H_A+H_B+H_C,    //136+160+1024=1320
               Y0 = V_A+V_B,        //6+29=35
               Y1 = V_A+V_B+V_C;    //6+29+768=803
    
    localparam COL_NUM = H_A+H_B+H_C+H_D,//1344
               ROW_NUM = V_A+V_B+V_C+V_D;//806

    //顯示中(zhōng)心(xīn)位置           
    localparam X_CENTER = (X0+X1)/2,//808
               Y_CENTER = (Y0+Y1)/2;//419

    //顯示图(tú)片(piàn)分(fēn)辨率及(jí)位置
    localparam PIC_H = 320,
               PIC_V = 240;

    localparam PIC_H_LB = X_CENTER-PIC_H/2,
               PIC_H_RB = X_CENTER+PIC_H/2,
               PIC_V_UB = Y_CENTER-PIC_V/2,
               PIC_V_DB = Y_CENTER+PIC_V/2;
    
  /*********************************信(xìn)号(hào)定(dìng)義******************************************/     
reg [ (12-1):0]  cnt_hs     ;
wire        add_cnt_hs ;
wire        end_cnt_hs ;
reg [ (12-1):0]  cnt_vs     ;
wire        add_cnt_vs ;
wire        end_cnt_vs ;
wire valid_area;
wire left_half;
wire picture_area;
reg [DATA_W-1:0] r_reg,g_reg,b_reg;

wire ena;
wire [15:0] douta;
reg [ (17-1):0]  cnt_addr     ;
wire        add_cnt_addr ;
wire        end_cnt_addr ;
wire [16:0] addra;
reg ram_vld;
/*********************************計(jì)數器******************************************/
    
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        cnt_hs <= 0; 
    end
    else if(add_cnt_hs) begin
        if(end_cnt_hs)
            cnt_hs <= 0; 
        else
            cnt_hs <= cnt_hs+1 ;
   end
end

assign add_cnt_hs = 1;
assign end_cnt_hs = add_cnt_hs  && cnt_hs == (COL_NUM)-1 ;

always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        cnt_vs <= 0; 
    end
    else if(add_cnt_vs) begin
        if(end_cnt_vs)
            cnt_vs <= 0; 
        else
            cnt_vs <= cnt_vs+1 ;
   end
end
assign add_cnt_vs = (end_cnt_hs);
assign end_cnt_vs = add_cnt_vs  && cnt_vs == (ROW_NUM)-1 ;


/*********************************BRAM相關(guān)信(xìn)号(hào)******************************************/
//BRAM读(dú)取(qǔ)地(dì)址計(jì)數器
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        cnt_addr <= 0; 
    end
    else if(add_cnt_addr) begin
        if(end_cnt_addr)
            cnt_addr <= 0; 
        else
            cnt_addr <= cnt_addr+1 ;
   end
end

assign add_cnt_addr = (ena);
assign end_cnt_addr = add_cnt_addr  && cnt_addr == 320*240 -1 ;

assign addra = cnt_addr;
assign ena = picture_area;

//BRAM數據(jù)有(yǒu)效指示
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        ram_vld <= 0;
    end
    else begin
        ram_vld <= ena;
    end
end
/*********************************VGA輸出(chū)信(xìn)号(hào)******************************************/
//行场同(tóng)步信(xìn)号(hào)
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        vga_hs <= 1;
    end
    else if(add_cnt_hs && cnt_hs == H_A-1)begin
        vga_hs <= 1;
    end
    else if(end_cnt_hs)
        vga_hs <= 0;
end

always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        vga_vs <= 1;
    end
    else if(add_cnt_vs && cnt_vs == V_A-1)begin
        vga_vs <= 1;
    end
    else if(end_cnt_vs)
        vga_vs <= 0;
end

//R G B寄存器信(xìn)号(hào)
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        r_reg <= 0;
        g_reg <= 0;
        b_reg <= 0;
    end
    else if(valid_area && !picture_area)begin       
       if(left_half)begin       //彩条(tiáo)测試  左(zuǒ)半屏幕顯示白色(sè)
            r_reg <= 8'b1111_1111;
            g_reg <= 8'b1111_1111;
            b_reg <= 8'b1111_1111;
       end
       else begin               //右(yòu)半屏幕顯示紅(hóng)色(sè)
            r_reg <= 8'b1111_1111;
            g_reg <= 0;
            b_reg <= 0;
       end
    end
    else begin//无效區(qū)域顯示黑(hēi)色(sè)
        r_reg <= 0;
        g_reg <= 0;
        b_reg <= 0;
    end
end

assign valid_area = cnt_hs >= X0 && cnt_hs < X1 && cnt_vs >= Y0 && cnt_vs < Y1;
assign left_half =  cnt_hs >= X0 && cnt_hs < X_CENTER;
assign picture_area =  cnt_hs >= PIC_H_LB && cnt_hs < PIC_H_RB
                    && cnt_vs >= PIC_V_UB && cnt_vs < PIC_V_DB;

assign vga_r = ram_vld ? {douta[15:11],3'b0} : r_reg;//5bit
assign vga_g = ram_vld ? {douta[10:5],2'b0}  : g_reg;//6bit
assign vga_b = ram_vld ? {douta[4:0],3'b0}   : b_reg;//5bit

//輸出(chū)控制信(xìn)号(hào)
assign vga_clk = ~clk;

always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        vga_en <= 0;
    end
    else if(valid_area)begin
        vga_en <= 1;
    end
    else
        vga_en <= 0;
end

/*********************************子模块(kuài)例化(huà) BRAM******************************************/

blk_mem_gen_0 bram (
  .clka(clk),    // input wire clka
  .ena(ena),      // input wire ena
  .addra(addra),  // input wire [16 : 0] addra
  .douta(douta)  // output wire [15 : 0] douta
);

endmodule

vga_driver

`timescale 1ns / 1ps

module vga_test_top(
    input sys_clk_p,
    input sys_clk_n,
    input rst_n,

    output vga_hs,
    output vga_vs,
    output vga_clk,
    output vga_en,
    output [8-1:0] vga_r,
    output [8-1:0] vga_g,
    output [8-1:0] vga_b
    );

wire clk;
wire sys_clk_ibufg;
wire locked;

IBUFGDS #
(
.DIFF_TERM ("FALSE"),
.IBUF_LOW_PWR ("FALSE")
)
u_ibufg_sys_clk
(
.I (sys_clk_p),
.IB (sys_clk_n),
.O (sys_clk_ibufg)
);

 clk_wiz_0 pll
(
 // Clock out ports
 .clk_out1(clk),     // output clk_out1
 // Status and control signals
 .resetn(rst_n), // input resetn
 .locked(locked),       // output locked
// Clock in ports
 .clk_in1(sys_clk_ibufg));      // input clk_in1

 
 vga_interface#(.DATA_W(8))
 vga_interface
(
 .clk      (clk) ,//65MHz
 .rst_n    (rst_n) ,
 .vga_clk  (vga_clk) ,
 .vga_en   (vga_en) ,
 .vga_r    (vga_r) ,
 .vga_g    (vga_g) ,
 .vga_b    (vga_b) ,
 .vga_hs   (vga_hs) ,
 .vga_vs   (vga_vs) 
 );


endmodule

vga_test_top.v