`timescale 1ns / 1ps

module uart_ctrl(
    input clk,
    input rst_n,
    input key_in,
    
    input [7:0] data_in,
    input data_in_vld,
    input tx_finish,
    output reg [2:0] baud,
    output reg [7:0] data_out,
    output reg tx_en
    );
    
    parameter WAIT_TIME = 600_000_000;//3s
    integer i;
    
    reg [7:0] store [4:0];//發(fà)送存儲
    reg [7:0] str_cnt;
    reg [7:0] N;
    reg [7:0] rx_cnt;
    reg [7:0] rx_cnt_tmp;
    reg [7:0] rx_num;
    reg [31:0] wait_cnt;
    (*mark_debug = "true"*)reg wait_flag;
    reg rec_flag;
    reg [7:0] rx_buf [9:0];
    
    wire add_str_cnt,end_str_cnt;
    wire add_wait_cnt,end_wait_cnt;
    wire add_rx_cnt,end_rx_cnt;
    wire end_signal;
    wire din_vld;
    
    //按鍵实現(xiàn)波(bō)特(tè)率的(de)切(qiè)換
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            baud <= 3'b000;
        else if(key_in)begin
            if(baud == 3'b100)
                baud <= 3'b000;
            else 
                baud <= baud + 1'b1;
        end
    end
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            store[0]  <= 0;
            store[1]  <= 0;   
            store[2]  <= 0;
            store[3]  <= 0;  
            store[4]  <= 0;  
        end
        else begin
            store[0]  <= "w";//8'd119;//w  
            store[1]  <= "a";//8'd97;//a   
            store[2]  <= "i";//8'd105;//i  
            store[3]  <= "t";//8'd116;//t  
            store[4]  <= " ";//8'd32;//空格 
        end
    end
    
    //發(fà)送計(jì)數器區(qū)分(fēn)發(fà)送哪一(yī)个(gè)字(zì)符
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            str_cnt <= 0;
        else if(add_str_cnt)begin
            if(end_str_cnt)
                str_cnt <= 0;
            else 
                str_cnt <= str_cnt + 1'b1;
        end
    end
    
    assign add_str_cnt = tx_finish;
    assign end_str_cnt = add_str_cnt && str_cnt == N - 1;
    
    //接收(shōu)計(jì)數器
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            rx_cnt <= 0;
        else if(add_rx_cnt)begin
            if(end_rx_cnt)
                rx_cnt <= 0;
            else 
                rx_cnt <= rx_cnt + 1'b1;
        end
    end
    
    assign add_rx_cnt = din_vld;
    assign end_rx_cnt = add_rx_cnt && ((rx_cnt == 10 - 1) || data_in == "#");//接收(shōu)到(dào)的(de)字(zì)符串最(zuì)长为(wèi)10个(gè)
    
    
    assign din_vld = data_in_vld && wait_flag;
    
    //計(jì)數器計(jì)时(shí)等待时(shí)間(jiān)1s
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            wait_cnt <= 0;
        else if(add_wait_cnt)begin
            if(end_wait_cnt)
                wait_cnt <= 0;
            else 
                wait_cnt <= wait_cnt + 1'b1;
        end
    end
    
    assign add_wait_cnt = wait_flag;
    assign end_wait_cnt = add_wait_cnt && wait_cnt == WAIT_TIME - 1;
    
    //等待标(biāo)志位
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            wait_flag <= 1;
        else if(end_wait_cnt)
            wait_flag <= 0;
        else if(end_str_cnt)
            wait_flag <= 1;
    end
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            rx_num <= 0;
        else if(end_signal)
            rx_num <= rx_cnt + 1'b1;
    end
    
    assign end_signal = add_rx_cnt && data_in == "#";
    
    //接收(shōu)緩存
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            for(i = 0;i < 10;i = i + 1)begin
                rx_buf[i] <= 0;
            end
        else if(din_vld && !end_signal)
            rx_buf[rx_cnt] <= data_in;
        else if(end_wait_cnt)
            rx_buf[rx_num - 1] <= " ";
        else if(end_str_cnt)
        for(i = 0;i < 10;i = i + 1)begin
                rx_buf[i] <= 0;
            end
    end
    
    //檢测有(yǒu)效數據(jù)
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            rec_flag <= 0;
        else if(end_signal)
            rec_flag <= 1;
        else if(end_str_cnt)
            rec_flag <= 0;
    end
    
    always@(*)begin
        if(rec_flag)
            N <= rx_num;
        else 
            N <= 5;
    end
    
    //發(fà)送數據(jù)給(gěi)串口(kǒu)發(fà)送模块(kuài)
    always@(*)begin
        if(rec_flag)
            data_out <= rx_buf[str_cnt];
        else 
            data_out <= store[str_cnt];
    end
    
    //等待結束(shù)後(hòu)發(fà)送使能(néng)有(yǒu)效
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            tx_en <= 0;
        else if(end_wait_cnt || (add_str_cnt && str_cnt < N - 1 && !wait_flag))
            tx_en <= 1;
        else 
            tx_en <= 0;
    end
    
endmodule

`timescale 1ns / 1ps

module uart_ctrl_tb;
    
    reg clk,rst_n;
    reg key_in;
    reg [7:0] data_in;
    reg data_in_vld;
    
    wire tx_finish;
    wire [2:0] baud;
    wire [7:0] data_tx;
    wire tx_en;
    
    uart_ctrl uart_ctrl(
    .clk(clk),
    .rst_n(rst_n),
    .key_in(key_in),
    
    .data_in(data_in),
    .data_in_vld(data_in_vld),
    .tx_finish(tx_finish),
    .baud(baud),
    .data_out(data_tx),
    .tx_en(tx_en)
    );
    
    uart_tx_module uart_tx_module( 
    .clk(clk),
    .rst_n(rst_n),
    .baud_set(baud),
    .send_en(tx_en),
    .data_in(data_tx),
    
    .data_out(),
    .tx_done(tx_finish)
    );
    
    
    integer i;
    
    parameter CYC = 5,
              RST_TIME = 2;
              
    defparam uart_ctrl.WAIT_TIME = 2000_000;
    
    initial begin
        clk = 0;
        forever #(CYC / 2.0) clk = ~clk;
    end
    
    initial begin
        rst_n = 1;
        #1;
        rst_n = 0;
        #(CYC * RST_TIME);
        rst_n = 1;
    end
    
    
    initial begin
        #1;
        key_in = 0;
        data_in = 0;
        data_in_vld = 0;
        #(CYC * RST_TIME);
        #10_000;
        #5_000_000;
        data_in = 8'h80;
        repeat(4)begin
            data_in_vld = 1;
            data_in = data_in + 1;
            #(CYC * 1);
            data_in_vld = 0;
        end
        data_in_vld = 1;
        data_in = 8'd32;
        #(CYC * 1);
        data_in_vld = 0;
        #10_000;
        $stop;
    end
    
endmodule

 1 `timescale 1ns / 1ps  2  3 module send_data_top(  4 input sys_clk_p,  5 input sys_clk_n,  6 input rst_n,  7 input key,  8  9 output bit_tx, 10 output tx_finish_led, 11 12 input bit_rx, 13 output rx_finish_led 14  ); 15 16 wire tx_done,rx_done; 17 (*mark_debug = "true"*)wire data_rx_vld; 18 (*mark_debug = "true"*)wire [7:0] data_rx_byte; 19 wire key_signal; 20 wire [2:0] baud; 21 wire [7:0] data_tx; 22 (*mark_debug = "true"*)wire send_start; 23 24 // 差分(fēn)时(shí)鐘(zhōng)轉(zhuǎn)單端时(shí)鐘(zhōng) 25 // IBUFGDS是(shì)IBUFG差分(fēn)形式，當信(xìn)号(hào)從一(yī)对(duì)差分(fēn)全(quán)局(jú)时(shí)鐘(zhōng)引脚輸入(rù)时(shí)，必須使用(yòng)IBUFGDS作为(wèi)全(quán)局(jú)时(shí)鐘(zhōng)輸入(rù)緩沖 26 wire sys_clk_ibufg; 27  IBUFGDS # 28  ( 29 .DIFF_TERM ("FALSE"), 30 .IBUF_LOW_PWR ("FALSE") 31  ) 32  u_ibufg_sys_clk 33  ( 34 .I (sys_clk_p), //差分(fēn)时(shí)鐘(zhōng)的(de)正(zhèng)端輸入(rù)，需要(yào)和(hé)頂层模块(kuài)的(de)端口(kǒu)直(zhí)接連(lián)接 35 .IB (sys_clk_n), // 差分(fēn)时(shí)鐘(zhōng)的(de)負端輸入(rù)，需要(yào)和(hé)頂层模块(kuài)的(de)端口(kǒu)直(zhí)接連(lián)接 36 .O (sys_clk_ibufg) //时(shí)鐘(zhōng)緩沖輸出(chū) 37  ); 38 39  key_jitter key_jitter 40  ( 41  .clk(sys_clk_ibufg), 42  .rst_n(rst_n), 43 44  .key_i(key), 45  .key_vld(key_signal) 46  ); 47 48  uart_ctrl uart_ctrl( 49  .clk(sys_clk_ibufg), 50  .rst_n(rst_n), 51  .key_in(key_signal), 52 53  .data_in(data_rx_byte), 54  .data_in_vld(data_rx_vld), 55  .tx_finish(tx_done), 56  .baud(baud), 57  .data_out(data_tx), 58  .tx_en(send_start) 59  ); 60 61 62  uart_tx uart_tx( 63  .clk(sys_clk_ibufg), 64  .rst_n(rst_n), 65 .baud_set(baud),//[2:0] 66  .send_en(send_start), 67 .data_in(data_tx),//[7:0]  68 69  .data_out(bit_tx), 70  .tx_done(tx_done)); 71 72 assign tx_finish_led = !tx_done; 73 74  uart_rx uart_rx( 75  .clk(sys_clk_ibufg), 76  .rst_n(rst_n), 77  .baud_set(baud), 78  .din_bit(bit_rx), 79 80  .data_byte(data_rx_byte), 81  .dout_vld(data_rx_vld) 82  ); 83 84 assign rx_finish_led = !data_rx_vld; 85 86 endmodule