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MIPI聯盟是(shì)一(yī)家(jiā)合作的(de)全(quán)球性(xìng)組織，为(wèi)開(kāi)發(fà)移動(dòng)和(hé)受移動(dòng)設備影響的(de)行業提(tí)供服(fú)务。該組織的(de)重(zhòng)點(diǎn)是(shì)設計(jì)和(hé)推廣硬(yìng)件(jiàn)和(hé)软(ruǎn)件(jiàn)接口(kǒu)，以(yǐ)簡化(huà)從天(tiān)線(xiàn)和(hé)調制解(jiě)調器到(dào)外(wài)圍設備和(hé)應(yìng)用(yòng)处理器的(de)設備內(nèi)置組件(jiàn)的(de)集成(chéng)。MIPI Alliance精心(xīn)設計(jì)其所(suǒ)有(yǒu)規格，以(yǐ)滿足移動(dòng)設備所(suǒ)需的(de)嚴格操作条(tiáo)件(jiàn)：高(gāo)带(dài)宽(kuān)性(xìng)能(néng)，低功耗和(hé)低電(diàn)磁干(gàn)擾（EMI）。 所(suǒ)有(yǒu)領先(xiān)的(de)芯片(piàn)組供應(yìng)商都使用(yòng)了(le)MIPI Alliance規範，这(zhè)些規範已幫助移動(dòng)行業的(de)公司整合了(le)集成(chéng)方(fāng)法，同(tóng)时(shí)創建了(le)自(zì)己的(de)高(gāo)級設計(jì)来(lái)使産品與(yǔ)衆不(bù)同(tóng)。當今市(shì)场上(shàng)的(de)每个(gè)智能(néng)手(shǒu)機(jī)都至(zhì)少(shǎo)具有(yǒu)一(yī)个(gè)MIPI Alliance規範。
Lattice Xilinx 等FPGA芯片(piàn)原廠(chǎng)都是(shì)其聯盟成(chéng)員，MIPI聯盟發(fà)布(bù)了(le)很多(duō)接口(kǒu)規範标(biāo)準，其中(zhōng)MIPI CSI-2，MIPI DSI，是(shì)目前(qián)廣泛應(yìng)用(yòng)的(de)接口(kǒu)标(biāo)準，主(zhǔ)要(yào)應(yìng)用(yòng)在(zài)移動(dòng)端，例如(rú)移動(dòng)電(diàn)話(huà)，平板電(diàn)腦等，近(jìn)些年(nián)也(yě)廣泛應(yìng)該于(yú)汽車領域，工業領域，主(zhǔ)要(yào)還(huán)是(shì)ADAS ,機(jī)器学習的(de)興起。
MIPI CSI-2 （MIPI Camera Serial Interface 2），移動(dòng)和(hé)其他(tā)市(shì)场中(zhōng)使用(yòng)最(zuì)廣泛的(de)攝像機(jī)接口(kǒu)。它(tā)以(yǐ)其易用(yòng)性(xìng)和(hé)支持(chí)廣泛的(de)高(gāo)性(xìng)能(néng)應(yìng)用(yòng)程序（包(bāo)括1080p，4K，8K以(yǐ)及(jí)更(gèng)高(gāo)的(de)視頻和(hé)高(gāo)分(fēn)辨率攝影）而(ér)得到(dào)廣泛采用(yòng)。其由(yóu)協議层，應(yìng)用(yòng)层，物(wù)理层構成(chéng)。物(wù)理层使用(yòng)的(de)是(shì)D-phy （主(zhǔ)要(yào)還(huán)是(shì)D-phy）跟C-phy。
MIPI DSI（MIPI Display Serial Interface）定(dìng)義了(le)主(zhǔ)機(jī)处理器和(hé)顯示模块(kuài)之間(jiān)的(de)高(gāo)速串行接口(kǒu)。該接口(kǒu)使制造商能(néng)够集成(chéng)顯示器以(yǐ)实現(xiàn)高(gāo)性(xìng)能(néng)，低功耗和(hé)低電(diàn)磁干(gàn)擾（EMI），同(tóng)时(shí)減少(shǎo)引脚數并保持(chí)不(bù)同(tóng)供應(yìng)商之間(jiān)的(de)兼容性(xìng)。設計(jì)人(rén)員可(kě)以(yǐ)使用(yòng)MIPI DSI为(wèi)最(zuì)苛刻的(de)图(tú)像和(hé)視頻场景提(tí)供出(chū)色(sè)的(de)色(sè)彩渲染，并支持(chí)立體(tǐ)內(nèi)容的(de)傳輸。其物(wù)理层也(yě)是(shì)采用(yòng)的(de)D-phy
D-phy 是(shì)MIPI聯盟的(de)物(wù)理层小組所(suǒ)發(fà)布(bù)的(de)物(wù)理层标(biāo)準，該小組還(huán)發(fà)布(bù)其他(tā)物(wù)理层标(biāo)準， A-phy , C-phy , M-phy。
D-phy V1.0 标(biāo)準指出(chū),其使用(yòng)了(le)两(liǎng)種(zhǒng)傳輸數據(jù)的(de)模式，高(gāo)速模式（High Speed，HS）和(hé)低功耗模式（Low Power，LP），两(liǎng)種(zhǒng)模式使用(yòng)不(bù)同(tóng)的(de)傳輸電(diàn)平和(hé)傳輸機(jī)制。D-phy每个(gè)數據(jù)通(tòng)道(dào)使用(yòng)两(liǎng)条(tiáo)線(xiàn)（HS跟LP在(zài)每个(gè)通(tòng)道(dào)下(xià)是(shì)共(gòng)用(yòng)的(de)傳輸線(xiàn)），时(shí)鐘(zhōng)通(tòng)道(dào)使用(yòng)两(liǎng)条(tiáo)線(xiàn)。这(zhè)说(shuō)明(míng)了(le)用(yòng)于(yú)最(zuì)低配置的(de)时(shí)候需要(yào)四(sì)根(gēn)線(xiàn)。 在(zài)高(gāo)速模式下(xià)，每个(gè)通(tòng)道(dào)在(zài)两(liǎng)側均終(zhōng)止，并由(yóu)低擺幅差分(fēn)信(xìn)号(hào)（SLVS）驅動(dòng)。 在(zài)低功耗模式下(xià)，所(suǒ)有(yǒu)電(diàn)線(xiàn)均采用(yòng)單端和(hé)非(fēi)終(zhōng)端方(fāng)式操作。
在(zài)HS模式下(xià)其速率可(kě)达(dá)到(dào)500Mbps，DDR（dual-edged data transmission）模式。通(tòng)过(guò)采用(yòng)突發(fà)模式通(tòng)信(xìn)，可(kě)以(yǐ)降低有(yǒu)效數據(jù)吞吐量(liàng)。 低功耗模式下(xià)的(de)最(zuì)大數據(jù)速率为(wèi)10Mbps。
D-PHY電(diàn)气(qì)子层指出(chū)高(gāo)速信(xìn)号(hào)（HS）采用(yòng)的(de)差分(fēn)電(diàn)平傳輸的(de)擺幅較低，一(yī)般为(wèi)200 mV，而(ér)低功耗信(xìn)号(hào)（LP）單端電(diàn)平傳輸的(de)擺幅較大，一(yī)般为(wèi)1.2V。
HS的(de)發(fà)送端的(de)電(diàn)路(lù)結構如(rú)图(tú)，是(shì)由(yóu)两(liǎng)个(gè)CMOS組成(chéng)的(de)差分(fēn)輸出(chū)電(diàn)路(lù)，由(yóu)其DC參數可(kě)以(yǐ)得到(dào)，其差分(fēn)壓擺幅度(dù)是(shì)140~270mV，一(yī)般值为(wèi)200mV，單端輸出(chū)阻抗为(wèi)40~62.5 ohm，这(zhè)个(gè)參數可(kě)以(yǐ)幫助我(wǒ)们(men)設計(jì)接收(shōu)端電(diàn)路(lù)板时(shí)做好(hǎo)阻抗控制與(yǔ)匹(pǐ)配，以(yǐ)保證信(xìn)号(hào)完整型。Lattice FPGA內(nèi)部(bù)并沒(méi)有(yǒu)这(zhè)樣(yàng)的(de)IO buffer，所(suǒ)以(yǐ)只(zhī)能(néng)通(tòng)过(guò)使用(yòng)其他(tā)的(de)IO buffer 做電(diàn)平轉(zhuǎn)換，以(yǐ)滿足这(zhè)樣(yàng)的(de)要(yào)求。
LP的(de)發(fà)送端電(diàn)路(lù)图(tú)，其为(wèi)LVCOMS12結構輸出(chū)，Lattice FPGA 擁有(yǒu)LVCOMS12 IO buffer，加上(shàng)外(wài)部(bù)端接電(diàn)阻，可(kě)以(yǐ)滿足輸出(chū)阻抗110 Ohm的(de)要(yào)求。
HS與(yǔ)LP的(de)接收(shōu)端與(yǔ)普通(tòng)的(de)LVDS，CMOS接收(shōu)端并无多(duō)大區(qū)别。由(yóu)于(yú)Lattice 可(kě)以(yǐ)接收(shōu)200mV的(de)SLVS,只(zhī)要(yào)選擇固定(dìng)的(de)IO bank就(jiù)行，值得一(yī)提(tí)的(de)是(shì)Lattice 器件(jiàn)的(de)tureLVDS 管(guǎn)脚有(yǒu)限，使用(yòng)LVDS25E需要(yào)外(wài)接端接電(diàn)阻，端接電(diàn)阻Zid一(yī)般为(wèi)100 ohm，與(yǔ)LVDS外(wài)部(bù)端接保持(chí)一(yī)致(zhì)。當然，LVDS 跟LVDS25E所(suǒ)能(néng)接收(shōu)的(de)速率是(shì)不(bù)一(yī)樣(yàng)的(de)，这(zhè)一(yī)點(diǎn)需要(yào)注意(yì)。
Lattice MIPI csi-2與(yǔ) DSI 除了(le)使用(yòng)crosslink器件(jiàn)解(jiě)決方(fāng)案(àn)，其他(tā)器件(jiàn)都需要(yào)自(zì)己添加與(yǔ)設計(jì)D-phy的(de)電(diàn)气(qì)子层，因(yīn)为(wèi)crosslink器件(jiàn)更(gèng)像一(yī)个(gè)可(kě)編程的(de)ASIC，普通(tòng)的(de)FPGA是(shì)沒(méi)有(yǒu)下(xià)图(tú)这(zhè)樣(yàng)的(de)物(wù)理資源。
MIPI D-phy 發(fà)送端的(de)設計(jì)需要(yào)使用(yòng)到(dào)LVDS25E的(de)資源，LVDS25E是(shì)通(tòng)过(guò) Lattice 的(de)8mA CMOS輸出(chū)buffer，構成(chéng)的(de)橋(qiáo)式電(diàn)路(lù)。通(tòng)过(guò)外(wài)部(bù)電(diàn)阻構成(chéng)的(de)分(fēn)流网(wǎng)絡，可(kě)以(yǐ)模拟出(chū)LVDS 的(de)輸出(chū)。
改變(biàn)这(zhè)个(gè)電(diàn)阻网(wǎng)絡，可(kě)以(yǐ)模拟出(chū)D-phy HS 輸出(chū)電(diàn)平與(yǔ)LP電(diàn)平，LP電(diàn)平使用(yòng)的(de) IO buffer 为(wèi)LVCMOS12。Lattice官方(fāng)給(gěi)好(hǎo)的(de)數據(jù)是(shì)RH=330 ohm ，RL =50 ohm，當然該bank的(de)電(diàn)源要(yào)使用(yòng)2.5V，若使用(yòng)3.3V，則需要(yào)根(gēn)據(jù)速率與(yǔ)信(xìn)号(hào)完整性(xìng)自(zì)己進(jìn)行設計(jì)。
对(duì)于(yú)接收(shōu)端，由(yóu)于(yú)Lattice 的(de)LVDS IO buffer 支持(chí)SLVS 電(diàn)平，只(zhī)需要(yào)在(zài)LP接收(shōu)端使用(yòng)LVCMOS12 的(de) IO buffer，且外(wài)部(bù)添加RT=50 ohm的(de)端接電(diàn)阻即可(kě)。當LVDS IO資源不(bù)够时(shí)，可(kě)以(yǐ)采用(yòng)LVDS25E，这(zhè)将需要(yào)外(wài)端接100 ohm電(diàn)阻，并且MIPI CSI-2跟MIPI DSI 的(de)工程綜合後(hòu)，布(bù)局(jú)布(bù)線(xiàn)会(huì)報錯，这(zhè)时(shí)則需要(yào)自(zì)己优化(huà)好(hǎo)FPGA內(nèi)部(bù)布(bù)局(jú)布(bù)線(xiàn)等。
目前(qián)明(míng)德揚公司已經(jīng)使用(yòng)Lattice MachXO3系(xì)列與(yǔ)ECP5系(xì)列完成(chéng)了(le)4路(lù)sensor 通(tòng)过(guò)MIPI csi-2 輸入(rù)，拼接成(chéng)一(yī)路(lù)MIPI CSI-2輸出(chū)的(de)工程，該工程也(yě)應(yìng)用(yòng)于(yú)无人(rén)機(jī)，工業機(jī)器視覺等開(kāi)發(fà)。想(xiǎng)要(yào)合作的(de)朋友可(kě)以(yǐ)聯系(xì)明(míng)德揚！
