基于(yú)FFT算法的(de)電(diàn)力系(xì)統諧波(bō)檢测裝(zhuāng)置，大多(duō)采用(yòng)DSP芯片(piàn)設計(jì)。
DSP芯片(piàn)是(shì)采用(yòng)哈佛結構設計(jì)的(de)一(yī)種(zhǒng)CPU，運算能(néng)力很強(qiáng)，速度(dù)很快(kuài);但是(shì)其順序 執行的(de)模式限制了(le)其進(jìn)行FFT運算的(de)速度(dù)。
而(ér)現(xiàn)场可(kě)編程邏輯門(mén)阵(zhèn)列(Field Programmable Gate Array, FPGA)在(zài)近(jìn)年(nián)来(lái)獲得了(le)突飛猛進(jìn)的(de)發(fà)展(zhǎn)，目前(qián)已成(chéng)为(wèi)实現(xiàn)數字(zì)系(xì)統的(de)主(zhǔ)流平台(tái)之一(yī)。
與(yǔ)DSP相比，FPGA最(zuì)大的(de)优勢就(jiù)是(shì)可(kě)以(yǐ)進(jìn)行并行計(jì)算。在(zài)進(jìn)行FFT 这(zhè)類(lèi)并行運算为(wèi)主(zhǔ)的(de)算法时(shí)，采用(yòng)FPGA的(de)优勢不(bù)言而(ér)喻。
用(yòng)FPGA实現(xiàn)FFT算法進(jìn)行諧波(bō)檢测成(chéng)为(wèi)了(le)一(yī)大热(rè)點(diǎn)。
以(yǐ)往FPGA的(de)設計(jì)主(zhǔ)要(yào)依靠硬(yìng)件(jiàn)描述語(yǔ)言来(lái)完成(chéng)。Xilinx公司推出(chū)了(le)專門(mén)針(zhēn)对(duì)实現(xiàn)DSP的(de)設計(jì)软(ruǎn)件(jiàn)—System Generator。
在(zài)使用(yòng)FPGA为(wèi)原型平台(tái)運行算法时(shí)，它(tā)不(bù)僅能(néng)够对(duì)硬(yìng)件(jiàn)的(de)真(zhēn)实情(qíng)況進(jìn)行仿真(zhēn)，還(huán)能(néng)够自(zì)動(dòng)生(shēng)成(chéng)硬(yìng)件(jiàn)实現(xiàn)所(suǒ)需要(yào)的(de)硬(yìng)件(jiàn)描述語(yǔ)言代(dài)碼。
與(yǔ)語(yǔ) 言設計(jì)相比，使用(yòng)System Generator有(yǒu)三(sān)大优勢：
第(dì)一(yī)，图(tú)形化(huà)操作，簡單易用(yòng)；
第(dì)二(èr)，实現(xiàn)的(de)算法能(néng)确保與(yǔ)仿真(zhēn)結果(guǒ)相符；
第(dì)三(sān)，无需为(wèi)仿真(zhēn)和(hé)实現(xiàn)建立不(bù)同(tóng)的(de)模型。
因(yīn)此(cǐ)，利用(yòng) System Generator可(kě)以(yǐ)大幅度(dù)減少(shǎo)用(yòng)FPGA設計(jì)DSP的(de)工作量(liàng)，縮短(duǎn)開(kāi)發(fà)周期(qī)。
1 基于(yú)FPGA的(de)諧波(bō)檢测模型的(de)設計(jì)
系(xì)統總(zǒng)體(tǐ)結構如(rú)图(tú)1所(suǒ)示。
(1)采樣(yàng)電(diàn)路(lù)部(bù)分(fēn)：包(bāo)括互感(gǎn)器及(jí)濾波(bō)電(diàn)路(lù)、鎖相倍頻電(diàn)路(lù)和(hé)A/D轉(zhuǎn)換電(diàn)路(lù)。
待测電(diàn)壓、電(diàn)流信(xìn)号(hào)經(jīng)互感(gǎn)器調理電(diàn)路(lù)轉(zhuǎn)化(huà)成(chéng)便于(yú)采樣(yàng)的(de)低壓信(xìn)号(hào)，
經(jīng)濾波(bō)器濾除檢测範圍外(wài)的(de)高(gāo)次(cì)諧波(bō)、高(gāo)頻干(gàn)擾信(xìn)号(hào)和(hé)噪聲;然後(hòu)進(jìn)入(rù)A/D轉(zhuǎn)換電(diàn)路(lù)，
電(diàn)壓、電(diàn)流的(de)模拟信(xìn)号(hào)轉(zhuǎn)換成(chéng)可(kě)以(yǐ)用(yòng)于(yú)計(jì)算的(de)數字(zì)信(xìn)号(hào)。
鎖相倍頻電(diàn)路(lù)用(yòng)于(yú)跟蹤待测信(xìn)号(hào)的(de)頻率變(biàn)化(huà)，以(yǐ)实現(xiàn)对(duì)信(xìn)号(hào)的(de)整周期(qī)采樣(yàng)。
(2)如(rú)图(tú)1所(suǒ)示，虛線(xiàn)框內(nèi)部(bù)分(fēn)由(yóu)FPGA实現(xiàn)。最(zuì)主(zhǔ)要(yào)部(bù)分(fēn)就(jiù)是(shì)控制單元(yuán)和(hé)FFT模块(kuài)。
控制單元(yuán)主(zhǔ)要(yào)由(yóu)狀态機(jī)的(de)形式实現(xiàn)，當接收(shōu)到(dào)鎖相倍頻電(diàn)路(lù)送来(lái) 的(de)倍頻信(xìn)号(hào)时(shí)，驅動(dòng)A/D轉(zhuǎn)換器進(jìn)行采樣(yàng)。
A/D轉(zhuǎn)換器完成(chéng)一(yī)次(cì)采樣(yàng)，先(xiān)将數據(jù)送入(rù)到(dào)FIFO模块(kuài)暫存，當數據(jù)达(dá)到(dào)進(jìn)行FFT計(jì)算所(suǒ)需點(diǎn)數後(hòu)，狀态機(jī)控制 FIFO模块(kuài)将數據(jù)送入(rù)FFT模块(kuài)進(jìn)行計(jì)算。
为(wèi)保證數據(jù)由(yóu)A/D轉(zhuǎn)換電(diàn)路(lù)進(jìn)入(rù)FPGA时(shí)的(de)同(tóng)步，A/D轉(zhuǎn)換電(diàn)路(lù)中(zhōng)的(de)时(shí)鐘(zhōng)由(yóu)FPGA对(duì)開(kāi)發(fà)板上(shàng)的(de)时(shí)鐘(zhōng)分(fēn)頻後(hòu) 提(tí)供。
FPGA部(bù)分(fēn)采用(yòng)模块(kuài)化(huà)的(de)設計(jì)方(fāng)法。在(zài)Simulink环(huán)境下(xià)搭建仿真(zhēn)模型，如(rú)图(tú)2所(suǒ)示。
模型的(de)核心(xīn)部(bù)分(fēn)是(shì)FFT計(jì)算模块(kuài)(FFT v4_1)，圍繞它(tā)設計(jì)了(le)數據(jù)輸入(rù)子系(xì)統data_in、數據(jù)輸出(chū)子系(xì)統(data_out)和(hé)控制單元(yuán)模块(kuài)(st_ctr)。
用(yòng)simulink中(zhōng)的(de)信(xìn) 号(hào)模块(kuài)模拟出(chū)電(diàn)壓u(t)、電(diàn)流信(xìn)号(hào)i(t)，考慮到(dào)後(hòu)續數據(jù)輸出(chū)控制的(de)設計(jì)，預留了(le)中(zhōng)斷信(xìn)号(hào)輸入(rù)INT(signal 3)，
为(wèi)便于(yú)仿真(zhēn)，其間(jiān)隔时(shí)間(jiān)與(yǔ)采樣(yàng)时(shí)間(jiān)同(tóng)步。數據(jù)輸入(rù)子系(xì)統主(zhǔ)要(yào)用(yòng)于(yú)对(duì)采樣(yàng)數據(jù)的(de)轉(zhuǎn)換和(hé)暫存, 數據(jù)輸入(rù)子系(xì)統的(de)主(zhǔ)要(yào)包(bāo)括scale模块(kuài)、convert模块(kuài)和(hé)FIFO模块(kuài)。
數據(jù)輸出(chū)子系(xì)統用(yòng)于(yú)对(duì)FFT計(jì)算所(suǒ)得的(de)結果(guǒ)進(jìn)行处理，計(jì)算出(chū)電(diàn)壓、電(diàn)流基波(bō) 及(jí)各(gè)次(cì)諧波(bō)的(de)幅值和(hé)相位。
然後(hòu)，搭建三(sān)相的(de)電(diàn)壓、電(diàn)流諧波(bō)檢测模型(图(tú)3)，其中(zhōng)包(bāo)括了(le)控制模块(kuài)(ST_MA、da_out_ctr)和(hé)三(sān)个(gè)子系(xì)統A、B、C，每个(gè)子系(xì)統內(nèi) 均有(yǒu)一(yī)个(gè)單相諧波(bō)檢测模型。
控制模块(kuài)ST_MA实現(xiàn)对(duì)整个(gè)模型運行时(shí)序的(de)控制以(yǐ)及(jí)对(duì)硬(yìng)件(jiàn)采樣(yàng)電(diàn)路(lù)的(de)控制;da_out_ctr用(yòng)于(yú)控制數據(jù)的(de)輸出(chū)。
2 系(xì)統硬(yìng)件(jiàn)電(diàn)路(lù)設計(jì)
如(rú)图(tú)4所(suǒ)示，系(xì)統硬(yìng)件(jiàn)由(yóu)两(liǎng)大部(bù)分(fēn)組成(chéng)，分(fēn)别是(shì)虛線(xiàn)框內(nèi)的(de)采樣(yàng)電(diàn)路(lù)部(bù)分(fēn)和(hé)開(kāi)發(fà)板部(bù)分(fēn)[6-7]。
本(běn)文(wén)采用(yòng)的(de)Spartan-3A DSP 入(rù)門(mén)級開(kāi)發(fà)板是(shì)Xilinx公司出(chū)品的(de)基于(yú)Spartan-3A DSP FPGA設計(jì)的(de)一(yī)个(gè)開(kāi)發(fà)平台(tái)。
采樣(yàng)電(diàn)路(lù)实現(xiàn)对(duì)三(sān)相電(diàn)壓、電(diàn)流的(de)整周期(qī)同(tóng)步采樣(yàng)，其設計(jì)尺寸(cùn)與(yǔ)Spartan-3A DSP開(kāi)發(fà)板相同(tóng)，通(tòng)过(guò)EXP接口(kǒu)实現(xiàn)與(yǔ)開(kāi)發(fà)板的(de)通(tòng)信(xìn)。
它(tā)包(bāo)括：電(diàn)壓、電(diàn)流互感(gǎn)器、調理電(diàn)路(lù)、低通(tòng)濾波(bō)電(diàn)路(lù)、鎖相倍頻電(diàn)路(lù)、AD轉(zhuǎn)換器及(jí)電(diàn)平轉(zhuǎn)換電(diàn)路(lù)。
3 硬(yìng)件(jiàn)聯合仿真(zhēn)與(yǔ)結果(guǒ)分(fēn)析
3.1 硬(yìng)件(jiàn)聯合仿真(zhēn)
由(yóu)于(yú)实验(yàn)条(tiáo)件(jiàn)所(suǒ)限，本(běn)文(wén)采用(yòng)的(de)是(shì)單相220V的(de)市(shì)電(diàn)为(wèi)檢测对(duì)象(xiàng)。接入(rù)額定(dìng)電(diàn)壓220V，标(biāo)稱功率800W的(de)電(diàn)加热(rè)器为(wèi)負载。
首先(xiān)用(yòng)FLUKE434型電(diàn)能(néng) 質(zhì)量(liàng)分(fēn)析儀檢测出(chū)該負载上(shàng)的(de)電(diàn)壓、電(diàn)流的(de)各(gè)次(cì)諧波(bō)參數，如(rú)表(biǎo)1所(suǒ)列，其電(diàn)壓總(zǒng)諧波(bō)畸變(biàn)率THDV=4.9%，電(diàn)流總(zǒng)諧波(bō)畸變(biàn)率THDI=4.8%。
經(jīng)采樣(yàng)後(hòu)得到(dào)的(de)數字(zì)信(xìn)号(hào)量(liàng)在(zài)0～5V之間(jiān)，依照給(gěi)定(dìng)參數分(fēn)别乘系(xì)數J、K，利用(yòng)Simulink中(zhōng)模块(kuài)生(shēng)成(chéng)一(yī)組表(biǎo)征電(diàn)壓、電(diàn)流的(de)數字(zì)信(xìn)号(hào)作为(wèi)系(xì)統的(de)輸入(rù)信(xìn)号(hào)。如(rú)图(tú)5所(suǒ)示。
将FFT模块(kuài)中(zhōng)的(de)采樣(yàng)點(diǎn)數分(fēn)别設置成(chéng)为(wèi)128、256、512、1024，并設置相應(yìng)的(de)采樣(yàng)頻率，然後(hòu)運行硬(yìng)件(jiàn)聯合仿真(zhēn)模型;将計(jì)算結果(guǒ)再乘系(xì)數1/J、1/K，得到(dào)表(biǎo)2~表(biǎo)5所(suǒ)示結果(guǒ)。
3.2 仿真(zhēn)結果(guǒ)分(fēn)析
由(yóu)各(gè)表(biǎo)中(zhōng)可(kě)以(yǐ)看(kàn)出(chū)，計(jì)算出(chū)的(de)幅值以(yǐ)及(jí)根(gēn)據(jù)幅值計(jì)算所(suǒ)得總(zǒng)諧波(bō)畸變(biàn)率的(de)誤差都比較小。
随着采樣(yàng)點(diǎn)數的(de)增加，計(jì)算所(suǒ)得基波(bō)和(hé)較低次(cì)數的(de)諧波(bō)幅值的(de)誤差和(hé)總(zǒng)諧波(bō) 畸變(biàn)率的(de)誤差并沒(méi)有(yǒu)明(míng)顯減小，而(ér)次(cì)數較高(gāo)的(de)諧波(bō)誤差減小較明(míng)顯。
究其原因(yīn)，N點(diǎn)FFT計(jì)算可(kě)以(yǐ)分(fēn)解(jiě)出(chū)0～N/2-1次(cì)諧波(bō)，N=128时(shí)就(jiù)可(kě)以(yǐ)分(fēn)解(jiě)出(chū)63 次(cì)以(yǐ)內(nèi)的(de)諧波(bō)了(le)。
而(ér)对(duì)于(yú)次(cì)數較高(gāo)的(de)諧波(bō)，采樣(yàng)點(diǎn)數的(de)增加对(duì)其幅值誤差的(de)改善還(huán)是(shì)比較明(míng)顯的(de)。硬(yìng)件(jiàn)实現(xiàn)时(shí)，在(zài)計(jì)算精度(dù)滿足要(yào)求的(de)情(qíng)況下(xià)，考慮到(dào)实时(shí)性(xìng)的(de)要(yào) 求，可(kě)選用(yòng)256點(diǎn)FFT進(jìn)行計(jì)算。
此(cǐ)外(wài)，計(jì)算所(suǒ)得相位出(chū)現(xiàn)了(le)很大的(de)偏差;原本(běn)設想(xiǎng)通(tòng)过(guò)改變(biàn)待测信(xìn)号(hào)參數，分(fēn)析仿真(zhēn)結果(guǒ)来(lái)推導出(chū)相位偏差的(de)規律，
但是(shì)随着數值的(de)改變(biàn)，相位偏差規律并不(bù) 明(míng)顯，并未达(dá)到(dào)預期(qī)目的(de)。然而(ér)，在(zài)改變(biàn)信(xìn)号(hào)參數的(de)分(fēn)析过(guò)程中(zhōng)發(fà)現(xiàn)，
相位的(de)改變(biàn)对(duì)諧波(bō)幅值和(hé)總(zǒng)諧波(bō)畸變(biàn)率的(de)計(jì)算并沒(méi)有(yǒu)太大影響，計(jì)算精度(dù)基本(běn)滿足要(yào)求。
因(yīn) 此(cǐ)，实際硬(yìng)件(jiàn)实現(xiàn)时(shí)，舍棄掉相位計(jì)算，只(zhī)計(jì)算出(chū)各(gè)次(cì)諧波(bō)的(de)幅值及(jí)總(zǒng)諧波(bō)畸變(biàn)率。
4 結束(shù)語(yǔ)
本(běn)文(wén)提(tí)出(chū)了(le)一(yī)種(zhǒng)采用(yòng)基于(yú)Xilinx FPGA 实現(xiàn)FFT算法的(de)電(diàn)壓、電(diàn)流諧波(bō)檢测的(de)模块(kuài)化(huà)的(de)設計(jì)方(fāng)法。
使用(yòng)System Generator設計(jì)了(le)諧波(bō)檢测的(de)模型及(jí)前(qián)端采樣(yàng)電(diàn)路(lù)，并以(yǐ)Spartan-3A DSP開(kāi)發(fà)板为(wèi)平台(tái)進(jìn)行了(le)硬(yìng)件(jiàn)聯合仿真(zhēn)验(yàn)證。
温(wēn)馨提(tí)示：明(míng)德揚除了(le)培訓学習還(huán)有(yǒu)項目承接業务，擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：
1. MIPI視頻拼接
2. SLVS-EC轉(zhuǎn)MIPI接口(kǒu)(IMX472 IMX492)
3. PCIE采集系(xì)統
4. 图(tú)像項目
5. 高(gāo)速多(duō)通(tòng)道(dào)ADDA系(xì)統
6. 基于(yú)FPGA板卡(kǎ)研發(fà)
7. 多(duō)通(tòng)道(dào)高(gāo)靈敏電(diàn)荷放(fàng)大器
8.射頻前(qián)端
http://old.mdy-edu.com/xmucjie/2023/0201/1865.html
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