Application Specific Integrated Circuit
ASIC 是(shì)为(wèi)滿足顧客特(tè)定(dìng)需求、面(miàn)向(xiàng)特(tè)定(dìng)用(yòng)途而(ér)設計(jì)制造的(de)。通(tòng)常所(suǒ)说(shuō)的(de)ASIC主(zhǔ)要(yào)指門(mén)阵(zhèn)列、嵌入(rù)式阵(zhèn)列、标(biāo)準單元(yuán) ASIC、結構化(huà) ASIC 等。目前(qián)用(yòng)CPLD（複雜可(kě)編程邏輯器件(jiàn)）和(hé)FPGA（現(xiàn)场可(kě)編程邏輯阵(zhèn)列）来(lái)進(jìn)行ASIC設計(jì)是(shì)最(zuì)为(wèi)流行的(de)方(fāng)式之一(yī)，它(tā)们(men)的(de)共(gòng)性(xìng)是(shì)都具有(yǒu)用(yòng)戶現(xiàn)场可(kě)編程特(tè)性(xìng)。
No.2 ASSP
Application Specific Standard Product，專用(yòng)标(biāo)準産品
相对(duì)于(yú) ASIC 这(zhè)種(zhǒng)为(wèi)特(tè)定(dìng)顧客定(dìng)制的(de) LSI，ASSP 是(shì)面(miàn)向(xiàng)某一(yī)特(tè)定(dìng)領域或(huò)應(yìng)用(yòng)的(de)通(tòng)用(yòng) LSI。因(yīn)为(wèi)不(bù)是(shì)針(zhēn)对(duì)某一(yī)顧客而(ér)特(tè)别定(dìng)制的(de)芯片(piàn)，所(suǒ)以(yǐ)作为(wèi)通(tòng)用(yòng)器件(jiàn)（标(biāo)準器件(jiàn)）具有(yǒu)可(kě)提(tí)供給(gěi)不(bù)同(tóng)客戶的(de)优勢。
No.3 CPLD
Complex PLD，複雜可(kě)編程邏輯器件(jiàn)
CPLD 是(shì)指将多(duō)个(gè)小規模 SPLD 作为(wèi)基本(běn)邏輯块(kuài)，再通(tòng)过(guò)開(kāi)關(guān)連(lián)接而(ér)成(chéng)的(de)中(zhōng)規模（大規模）PLD，因(yīn)为(wèi)單純擴大AND-OR 阵(zhèn)列規模会(huì)導致(zhì)資源浪費。CPLD邏輯部(bù)分(fēn)的(de)延遲时(shí)間(jiān)和(hé)開(kāi)關(guān)部(bù)分(fēn)的(de)延遲时(shí)間(jiān)比較固定(dìng)，因(yīn)此(cǐ)設計(jì)較为(wèi)容易。
No.4 DLL
Delay-Locked Loop，延遲鎖定(dìng)环(huán)
DLL 的(de)基本(běn)功能(néng)和(hé) PLL 的(de)相同(tóng)：可(kě)以(yǐ)实現(xiàn)零(líng)傳輸延遲；可(kě)以(yǐ)为(wèi)分(fēn)散(sàn)邏輯門(mén)阵(zhèn)列。
No.5 IP
Intellectual Property，設計(jì)資産
IP 本(běn)来(lái)的(de)意(yì)思(sī)是(shì)知識産權，而(ér)在(zài)半導體(tǐ)領域，CPU 核、大規模宏單元(yuán)等功能(néng)模块(kuài)被(bèi)稱为(wèi)IP（設計(jì)資産）。使用(yòng)經(jīng)过(guò)验(yàn)證的(de)成(chéng)品功能(néng)模块(kuài)（IP），比重(zhòng)新設計(jì)電(diàn)路(lù)更(gèng)高(gāo)效且可(kě)以(yǐ)縮短(duǎn)開(kāi)發(fà)周期(qī)。为(wèi)了(le)和(hé)固件(jiàn)、中(zhōng)間(jiān)件(jiàn)等软(ruǎn)件(jiàn)IP區(qū)别開(kāi)来(lái)，電(diàn)路(lù) IP 也(yě)被(bèi)稱为(wèi)“硬(yìng) IP”或(huò)“IP 核”。
No.6 LUT
Look-up Table，查找(zhǎo)表(biǎo)
通(tòng)过(guò)将函(hán)數的(de)真(zhēn)值表(biǎo)存放(fàng)在(zài)少(shǎo)量(liàng)內(nèi)存單元(yuán)中(zhōng)来(lái)实現(xiàn)組合邏輯電(diàn)路(lù)功能(néng)的(de)模块(kuài)稱为(wèi) LUT。直(zhí)接用(yòng)電(diàn)路(lù)的(de)方(fāng)式实現(xiàn)複雜函(hán)數，産生(shēng)的(de)電(diàn)路(lù)可(kě)能(néng)会(huì)存在(zài)面(miàn)積过(guò)大或(huò)速度(dù)过(guò)低等問(wèn)題(tí)，而(ér)基于(yú) LUT 的(de)实現(xiàn)方(fāng)式則有(yǒu)可(kě)能(néng)解(jiě)決这(zhè)些問(wèn)題(tí)。
No.7 LVDS
Low Voltage Differential Signaling，低電(diàn)壓差分(fēn)信(xìn)号(hào)
LVDS 是(shì)一(yī)種(zhǒng)使用(yòng)差分(fēn)方(fāng)式傳輸低電(diàn)壓、小振幅信(xìn)号(hào)的(de)接口(kǒu)技術(shù)。該數字(zì)傳輸标(biāo)準可(kě)以(yǐ)达(dá)到(dào)數百(bǎi) Mbit/s 信(xìn)号(hào)傳輸速度(dù)。
No.8 PLD
Programmable Logic Device，可(kě)編程邏輯器件(jiàn)
PLD 是(shì)用(yòng)戶可(kě)将設計(jì)電(diàn)路(lù)写入(rù)芯片(piàn)的(de)可(kě)編程邏輯器件(jiàn)的(de)總(zǒng)稱。代(dài)表(biǎo)性(xìng)的(de) PLD 有(yǒu) SPLD、CPLD 和(hé) FPGA 等。
No.9 PLL
Complex PLD，複雜可(kě)編程邏輯器件(jiàn)
PLL 是(shì)一(yī)種(zhǒng)用(yòng)来(lái)同(tóng)步輸入(rù)信(xìn)号(hào)和(hé)輸出(chū)信(xìn)号(hào)頻率和(hé)相位的(de)相位同(tóng)步電(diàn)路(lù)，也(yě)可(kě)用(yòng)来(lái)实現(xiàn)时(shí)鐘(zhōng)信(xìn)号(hào)的(de)倍頻（産生(shēng)輸入(rù)时(shí)鐘(zhōng)整數倍頻率的(de)时(shí)鐘(zhōng)）。在(zài) FPGA 芯片(piàn)上(shàng)，PLL 用(yòng)来(lái)实現(xiàn)对(duì)主(zhǔ)时(shí)鐘(zhōng)的(de)倍頻和(hé)分(fēn)頻，并且 PLL的(de)輸出(chū)时(shí)鐘(zhōng)之間(jiān)保持(chí)同(tóng)步。與(yǔ)基于(yú)延遲的(de) DLL 原理不(bù)同(tóng)，PLL 采用(yòng) VCO（壓控振蕩器）来(lái)産生(shēng)和(hé)輸入(rù)时(shí)鐘(zhōng)相似的(de)时(shí)鐘(zhōng)信(xìn)号(hào)。
No.10 RTL
Register Transfer Level，寄存器傳輸級
RTL 用(yòng)来(lái)表(biǎo)示使用(yòng) HDL 進(jìn)行電(diàn)路(lù)設計(jì)时(shí)的(de)設計(jì)抽象(xiàng)度(dù)，是(shì)一(yī)種(zhǒng)比晶體(tǐ)管(guǎn)和(hé)邏輯門(mén)級别的(de)設計(jì)抽象(xiàng)度(dù)更(gèng)高(gāo)的(de)寄存器傳輸級（RTL）的(de)設計(jì)方(fāng)式。RTL 設計(jì)将電(diàn)路(lù)行为(wèi)描述为(wèi)寄存器間(jiān)的(de)數據(jù)傳輸及(jí)其邏輯運算的(de)組合。
No.11 SERDES
Serializer-Deserializer，串行器-解(jiě)串器
SERDES 通(tòng)过(guò)用(yòng)串行、并行相互轉(zhuǎn)換模块(kuài)，来(lái)实現(xiàn)使用(yòng)高(gāo)速串行接口(kǒu)連(lián)接并行接口(kǒu)的(de)功能(néng)。最(zuì)近(jìn)的(de)高(gāo)速通(tòng)信(xìn)接口(kǒu)以(yǐ)串行为(wèi)主(zhǔ)流，因(yīn)此(cǐ)不(bù)需要(yào)考慮并行通(tòng)信(xìn)中(zhōng)布(bù)線(xiàn)长度(dù)不(bù)一(yī)所(suǒ)導致(zhì)的(de)傳輸位間(jiān)的(de)时(shí)間(jiān)偏移問(wèn)題(tí)。
No.12 SoC
System on a Chip，片(piàn)上(shàng)系(xì)統
從前(qián)的(de) LSI 按照功能(néng)分(fēn)为(wèi)处理邏輯、內(nèi)存、接口(kǒu)等産品，而(ér)今後(hòu)的(de)趨勢是(shì)将各(gè)種(zhǒng)豐富的(de)功能(néng)系(xì)統性(xìng)地(dì)集成(chéng)到(dào)一(yī)片(piàn) LSI 上(shàng)，这(zhè)種(zhǒng) LSI 被(bèi)稱为(wèi)SoC 或(huò)系(xì)統 LSI。
No.13 SPLD
Simple PLD，簡單可(kě)編程邏輯器件(jiàn)
SPLD 是(shì)由(yóu)标(biāo)準積之和(hé)形式的(de) AND-OR 阵(zhèn)列（積項）構成(chéng)的(de)小規模PLD。也(yě)有(yǒu)一(yī)些附加嵌入(rù)各(gè)種(zhǒng)宏單元(yuán)或(huò)寄存器的(de)産品。
No.14 SRAM
Static Random Access Memory，静(jìng)态随機(jī)存儲器
SRAM 是(shì)一(yī)種(zhǒng)可(kě)以(yǐ)自(zì)由(yóu)進(jìn)行读(dú)写操作的(de)半導體(tǐ)随機(jī)存儲器（RAM），并且屬于(yú)斷電(diàn)後(hòu)數據(jù)会(huì)丢失的(de)易失性(xìng)存儲器。由(yóu)于(yú)不(bù)像 DRAM 那(nà)樣(yàng)需要(yào)周期(qī)性(xìng)地(dì)刷新操作（保持(chí)數據(jù)），因(yīn)此(cǐ)被(bèi)稱为(wèi)静(jìng)态存儲器。
No.15 反(fǎn)熔丝(sī)
anti-fuse
反(fǎn)熔丝(sī)在(zài)通(tòng)常狀态下(xià)絕緣，加以(yǐ)高(gāo)電(diàn)壓时(shí)絕緣层会(huì)打(dǎ)開(kāi)通(tòng)孔熔通(tòng)成(chéng)为(wèi)連(lián)接狀态。由(yóu)于(yú)它(tā)和(hé)合金(jīn)熔丝(sī)的(de)特(tè)性(xìng)相反(fǎn)，因(yīn)此(cǐ)被(bèi)稱为(wèi)反(fǎn)熔丝(sī)。反(fǎn)熔丝(sī)形成(chéng)的(de)內(nèi)部(bù)連(lián)接阻抗低，可(kě)用(yòng)来(lái)实現(xiàn)高(gāo)速電(diàn)路(lù)。虽然反(fǎn)熔丝(sī)具有(yǒu)非(fēi)易失性(xìng)，但是(shì)編程写入(rù)的(de)操作只(zhī)能(néng)進(jìn)行一(yī)次(cì)。
No.16 嵌入(rù)式阵(zhèn)列
embedded array
嵌入(rù)式阵(zhèn)列的(de)開(kāi)發(fà)流程是(shì)在(zài)用(yòng)戶決定(dìng)好(hǎo)所(suǒ)需的(de)硬(yìng)宏單元(yuán)时(shí)就(jiù)先(xiān)行投放(fàng)晶圆(yuán)進(jìn)行生(shēng)産，硬(yìng)宏單元(yuán)之外(wài)的(de)用(yòng)戶邏輯部(bù)分(fēn)先(xiān)部(bù)署(shǔ)門(mén)阵(zhèn)列。用(yòng)戶完成(chéng)邏輯設計(jì)後(hòu)，只(zhī)要(yào)在(zài)金(jīn)屬层工序实施用(yòng)戶邏輯的(de)布(bù)線(xiàn)即可(kě)完成(chéng)生(shēng)産。这(zhè)樣(yàng)，就(jiù)可(kě)以(yǐ)同(tóng)时(shí)具有(yǒu)标(biāo)準單元(yuán) ASIC 中(zhōng)硬(yìng)宏單元(yuán)的(de)高(gāo)性(xìng)能(néng)，以(yǐ)及(jí)堪比門(mén)阵(zhèn)列的(de)短(duǎn)開(kāi)發(fà)周期(qī)这(zhè)两(liǎng)方(fāng)面(miàn)的(de)优勢。
No.17 时(shí)鐘(zhōng)樹(shù)
clock tree
大規模 LSI 中(zhōng)的(de)布(bù)線(xiàn)延遲会(huì)導致(zhì)各(gè)个(gè)信(xìn)号(hào)到(dào)达(dá)时(shí)間(jiān)不(bù)一(yī)致(zhì)。特(tè)别是(shì)同(tóng)步電(diàn)路(lù)設計(jì)中(zhōng)電(diàn)路(lù)的(de)動(dòng)作由(yóu)时(shí)鐘(zhōng)控制，这(zhè)種(zhǒng)信(xìn)号(hào)傳播上(shàng)的(de)时(shí)間(jiān)差会(huì)带(dài)来(lái)不(bù)好(hǎo)的(de)影響。因(yīn)此(cǐ)需要(yào)时(shí)鐘(zhōng)樹(shù)这(zhè)種(zhǒng)时(shí)鐘(zhōng)專屬的(de)布(bù)線(xiàn)和(hé)驅動(dòng)電(diàn)路(lù)来(lái)改善信(xìn)号(hào)的(de)偏差和(hé)傳播速度(dù)。
No.18 門(mén)阵(zhèn)列
Gate Array，GA
門(mén)阵(zhèn)列是(shì)一(yī)種(zhǒng)除布(bù)線(xiàn)之外(wài)所(suǒ)有(yǒu)掩膜工序都提(tí)前(qián)完成(chéng)，用(yòng)戶只(zhī)需要(yào)進(jìn)行片(piàn)上(shàng)門(mén)電(diàn)路(lù)之間(jiān)的(de)金(jīn)屬布(bù)線(xiàn)工程就(jiù)能(néng)完成(chéng)生(shēng)産的(de)芯片(piàn)開(kāi)發(fà)方(fāng)式。这(zhè)種(zhǒng)方(fāng)式具有(yǒu)開(kāi)發(fà)周期(qī)短(duǎn)的(de)优勢。門(mén)阵(zhèn)列分(fēn)为(wèi)門(mén)電(diàn)路(lù)區(qū)域和(hé)布(bù)線(xiàn)區(qū)域固定(dìng)的(de)通(tòng)道(dào)（channel）型，以(yǐ)及(jí)門(mén)電(diàn)路(lù)遍(biàn)布(bù)整个(gè)芯片(piàn)的(de)門(mén)海（sea-of-gate）型。
No.19 高(gāo)层次(cì)綜合
High Level Synthesis，HLS
高(gāo)层次(cì)綜合指直(zhí)接使用(yòng) C 語(yǔ)言或(huò)者(zhě)基于(yú) C 的(de)語(yǔ)言描述算法功能(néng)，再由(yóu)工具自(zì)動(dòng)将其綜合为(wèi)含有(yǒu)寄存器、时(shí)鐘(zhōng)同(tóng)步等硬(yìng)件(jiàn)概念的(de) RTL 描述的(de)过(guò)程。
No.20 結構化(huà)ASIC
structured ASIC
結構化(huà) ASIC 是(shì)指为(wèi)了(le)縮短(duǎn)開(kāi)發(fà)周期(qī)，在(zài)門(mén)阵(zhèn)列基礎上(shàng)加以(yǐ) SRAM、时(shí)鐘(zhōng) PLL、輸入(rù) / 輸出(chū)接口(kǒu)等通(tòng)用(yòng)功能(néng)模块(kuài)，将需要(yào)定(dìng)制開(kāi)發(fà)的(de)部(bù)分(fēn)降低到(dào)最(zuì)小限度(dù)的(de)芯片(piàn)開(kāi)發(fà)方(fāng)式。例如(rú)制造方(fāng)預先(xiān)在(zài)專用(yòng)布(bù)線(xiàn)层設計(jì)好(hǎo)时(shí)鐘(zhōng)電(diàn)路(lù)等方(fāng)法，可(kě)以(yǐ)有(yǒu)效減輕(qīng)用(yòng)戶的(de)設計(jì)成(chéng)本(běn)。
No.21 标(biāo)準單元(yuán)ASIC
cell-based ASIC
在(zài)基于(yú)标(biāo)準單元(yuán)庫基礎之上(shàng)，提(tí)供更(gèng)大規模電(diàn)路(lù)模块(kuài)（巨型單元(yuán)、宏單元(yuán)等）的(de) IC 開(kāi)發(fà)方(fāng)式。在(zài)使用(yòng)标(biāo)準單元(yuán)实現(xiàn)的(de)随機(jī)邏輯之上(shàng)，提(tí)供 ROM、RAM、微处理器等巨型單元(yuán)。系(xì)統 LSI 是(shì)在(zài)标(biāo)準單元(yuán) ASIC的(de)基礎上(shàng)多(duō)功能(néng)化(huà)和(hé)大規模化(huà)而(ér)来(lái)的(de)産物(wù)。
No.22 ASIC软(ruǎn)核处理器
soft-core processor
软(ruǎn)核处理器是(shì)可(kě)以(yǐ)通(tòng)过(guò)邏輯綜合来(lái)实現(xiàn)的(de)微处理器核，在(zài) FPGA 領域得到(dào)了(le)廣泛的(de)應(yìng)用(yòng)。软(ruǎn)核具有(yǒu)很多(duō)优勢，例如(rú)可(kě)以(yǐ)在(zài)不(bù)同(tóng) FPGA 系(xì)列中(zhōng)使用(yòng)，可(kě)以(yǐ)根(gēn)據(jù)需要(yào)定(dìng)制搭载必要(yào)數量(liàng)的(de)周邊(biān)電(diàn)路(lù)和(hé) I/O，還(huán)可(kě)以(yǐ)根(gēn)據(jù)需要(yào)自(zì)由(yóu)裝(zhuāng)载多(duō)个(gè)处理器（多(duō)核化(huà)）等。
No.23 動(dòng)态部(bù)分(fēn)重(zhòng)配置
dynamic partial reconfiguration
部(bù)分(fēn)重(zhòng)配置是(shì)指在(zài)可(kě)重(zhòng)構設備上(shàng)实現(xiàn)的(de)電(diàn)路(lù)中(zhōng)，只(zhī)对(duì)其中(zhōng)一(yī)部(bù)分(fēn)進(jìn)行重(zhòng)新配置。動(dòng)态部(bù)分(fēn)重(zhòng)配置則是(shì)指在(zài)其他(tā)部(bù)分(fēn)正(zhèng)常工作的(de)情(qíng)況下(xià)，動(dòng)态地(dì)对(duì)某一(yī)部(bù)分(fēn)進(jìn)行重(zhòng)新配置。使用(yòng)動(dòng)态部(bù)分(fēn)重(zhòng)配置功能(néng)可(kě)以(yǐ)卸载无須同(tóng)时(shí)工作的(de)電(diàn)路(lù)，從而(ér)得到(dào)面(miàn)積和(hé)功耗上(shàng)的(de)改進(jìn)。
No.24 動(dòng)态可(kě)重(zhòng)構处理器
Dynamically Reconfigurable Processor，DRP
動(dòng)态可(kě)重(zhòng)構处理器是(shì)可(kě)重(zhòng)構系(xì)統的(de)一(yī)種(zhǒng)，商品化(huà)的(de)産品通(tòng)常是(shì)将粗(cū)粒(lì)度(dù)的(de) PE（Processing Element，处理單元(yuán)）和(hé)分(fēn)散(sàn)的(de)內(nèi)存模块(kuài)按二(èr)次(cì)元(yuán)阵(zhèn)列型放(fàng)置，各(gè)个(gè) PE 的(de)指令和(hé) PE 之間(jiān)的(de)連(lián)接可(kě)以(yǐ)動(dòng)态地(dì)（在(zài)工作时(shí)）改變(biàn)。
No.25 硬(yìng)件(jiàn)描述語(yǔ)言
Hardware Description Language，HDL
硬(yìng)件(jiàn)描述語(yǔ)言是(shì)描述硬(yìng)件(jiàn)行为(wèi)和(hé)連(lián)接的(de)編程語(yǔ)言。最(zuì)早(zǎo)的(de)數字(zì)電(diàn)路(lù)設計(jì)通(tòng)过(guò)組合 AND、OR、NOT、FF（Flip-Flop）等邏輯電(diàn)路(lù)的(de)符号(hào)来(lái)繪制電(diàn)路(lù)图(tú)完成(chéng)設計(jì)，这(zhè)些年(nián)基于(yú)硬(yìng)件(jiàn)描述語(yǔ)言的(de)設計(jì)方(fāng)法成(chéng)为(wèi)主(zhǔ)流。硬(yìng)件(jiàn)描述語(yǔ)言中(zhōng)，Verilog HDL 和(hé) VHDL 作为(wèi)行業标(biāo)準應(yìng)用(yòng)得最(zuì)为(wèi)廣泛。
No.26 硬(yìng)宏單元(yuán)
hard macro
硬(yìng)宏單元(yuán)是(shì)指 FPGA 內(nèi)部(bù)嵌入(rù)的(de)固定(dìng)的(de)硬(yìng)件(jiàn)電(diàn)路(lù)模块(kuài)。虽然可(kě)以(yǐ)使用(yòng) FPGA 的(de)基本(běn)門(mén)来(lái)实現(xiàn)乘法器这(zhè)類(lèi)電(diàn)路(lù)，但消耗的(de)資源非(fēi)常多(duō)，開(kāi)銷会(huì)增大。而(ér)如(rú)果(guǒ)使用(yòng)硬(yìng)宏單元(yuán)，就(jiù)不(bù)会(huì)对(duì)應(yìng)用(yòng)的(de)性(xìng)能(néng)有(yǒu)过(guò)多(duō)的(de)影響。
No.27 閃存
flash memory
一(yī)般的(de) EEPROM 可(kě)以(yǐ)对(duì)指定(dìng)地(dì)址的(de)內(nèi)存進(jìn)行擦除，而(ér)閃存是(shì)一(yī)種(zhǒng)通(tòng)过(guò)簡化(huà)結構提(tí)高(gāo)了(le)速度(dù)和(hé)集成(chéng)度(dù)，但只(zhī)能(néng)批量(liàng)擦除的(de) EEPROM。FPGA 中(zhōng)閃存的(de)使用(yòng)方(fāng)式有(yǒu)两(liǎng)種(zhǒng)，一(yī)種(zhǒng)是(shì)将閃存單元(yuán)用(yòng)作邏輯和(hé)布(bù)線(xiàn)記(jì)憶單元(yuán)的(de)直(zhí)接型，另(lìng)一(yī)種(zhǒng)是(shì)用(yòng)閃存对(duì) SRAM 型 FPGA 進(jìn)行配置的(de)間(jiān)接型。
No.28 制程工藝
process technology
虽然半導體(tǐ)制程的(de)開(kāi)發(fà)有(yǒu)两(liǎng)大分(fēn)支——工藝和(hé)材料，但回(huí)顧基于(yú)矽材料的(de)晶體(tǐ)管(guǎn)發(fà)展(zhǎn)曆史，微型工藝的(de)進(jìn)步是(shì)半導體(tǐ)産業成(chéng)长的(de)主(zhǔ)要(yào)基礎。LSI 主(zhǔ)要(yào)構成(chéng)器件(jiàn)是(shì) MOS 型场效應(yìng)管(guǎn)（MOSFET），只(zhī)要(yào)可(kě)以(yǐ)制造更(gèng)微小的(de) MOSFET，就(jiù)能(néng)同(tóng)时(shí)实現(xiàn)降低功耗、加快(kuài)反(fǎn)應(yìng)速度(dù)和(hé)增加單位面(miàn)積晶體(tǐ)管(guǎn)數量(liàng)等目标(biāo)。
No.29 乘積項
product term
所(suǒ)有(yǒu)邏輯表(biǎo)达(dá)式都可(kě)以(yǐ)變(biàn)換为(wèi)與(yǔ)項（AND）的(de)邏輯或(huò)（OR），也(yě)就(jiù)是(shì)積之和(hé)的(de)形式。由(yóu) AND 阵(zhèn)列和(hé) OR 阵(zhèn)列組成(chéng)的(de) AND-OR 構造稱为(wèi)乘積項形式。乘積項是(shì) SPLD 和(hé) CPLD 中(zhōng)代(dài)表(biǎo)性(xìng)的(de)基本(běn)結構。
No.30 可(kě)重(zhòng)構系(xì)統
reconfigurable system
可(kě)重(zhòng)構系(xì)統是(shì)靈活運用(yòng)细(xì)粒(lì)度(dù)（FPGA）或(huò)粗(cū)粒(lì)度(dù)（PE 阵(zhèn)列）的(de)可(kě)重(zhòng)構器件(jiàn)，根(gēn)據(jù)應(yìng)用(yòng)特(tè)征改變(biàn)包(bāo)括數據(jù)通(tòng)路(lù)（data path）在(zài)內(nèi)的(de)硬(yìng)件(jiàn)結構的(de)系(xì)統總(zǒng)稱。这(zhè)種(zhǒng)方(fāng)式比開(kāi)發(fà)專用(yòng)硬(yìng)件(jiàn)更(gèng)具弹性(xìng)，又可(kě)以(yǐ)針(zhēn)对(duì)各(gè)種(zhǒng)問(wèn)題(tí)的(de)算法优化(huà)結構实現(xiàn)高(gāo)性(xìng)能(néng)運算。
No.31 可(kě)重(zhòng)構邏輯
reconfigurable logic
可(kě)重(zhòng)構邏輯是(shì)可(kě)以(yǐ)在(zài) PLD 中(zhōng)通(tòng)过(guò)重(zhòng)新写入(rù)配置来(lái)改變(biàn)電(diàn)路(lù)結構的(de)LSI 的(de)總(zǒng)稱。FPGA 和(hé) CPLD 都屬于(yú)这(zhè)一(yī)類(lèi)，它(tā)们(men)都使用(yòng) SRAM 單元(yuán)、EEPROM 單元(yuán)或(huò)閃存單元(yuán)作为(wèi)存儲器件(jiàn)。在(zài)工作中(zhōng)可(kě)以(yǐ)改變(biàn)電(diàn)路(lù)結構的(de)器件(jiàn)被(bèi)稱为(wèi)動(dòng)态可(kě)重(zhòng)構邏輯。
No.32 粒(lì)度(dù)
granularity
这(zhè)里(lǐ)的(de)粒(lì)度(dù)指電(diàn)路(lù)規模。通(tòng)常“粒(lì)度(dù)”一(yī)词用(yòng)来(lái)描述粉狀物(wù)體(tǐ)颗(kē)粒(lì)的(de)大小程度(dù)，比如(rú)颗(kē)粒(lì)的(de)粗(cū)糙程度(dù)、细(xì)膩程度(dù)。目前(qián)主(zhǔ)流 FPGA 中(zhōng)基本(běn)邏輯块(kuài)的(de)粒(lì)度(dù)位于(yú)門(mén)阵(zhèn)列（晶體(tǐ)管(guǎn)級别）和(hé) CPLD（乘積項）之間(jiān)，但通(tòng)常也(yě)被(bèi)稱为(wèi)细(xì)粒(lì)度(dù)（fine grain）。而(ér)粗(cū)粒(lì)度(dù)（coarse grain）通(tòng)常指具有(yǒu)4~32 位 PE（Processing Element）阵(zhèn)列的(de)動(dòng)态可(kě)重(zhòng)構处理器。
No.33 邏輯綜合
logic synthesis
邏輯綜合是(shì)指從 Verilog HDL 或(huò) VHDL 等硬(yìng)件(jiàn)描述語(yǔ)言編写的(de) RTL電(diàn)路(lù)轉(zhuǎn)換为(wèi) AND、OR、NOT 等門(mén)級网(wǎng)表(biǎo)（門(mén)間(jiān)連(lián)線(xiàn)信(xìn)息）的(de)过(guò)程。
No.34 邏輯块(kuài)
logic block
邏輯块(kuài)是(shì)指用(yòng)来(lái)实現(xiàn)邏輯的(de)電(diàn)路(lù)块(kuài)。CPLD 中(zhōng)的(de)邏輯块(kuài)是(shì)乘積項結構的(de)宏單元(yuán)。FPGA 中(zhōng)的(de)邏輯块(kuài)虽然叫法因(yīn)廠(chǎng)商而(ér)异(yì)，但大致(zhì)都是(shì)由(yóu)LUT 和(hé)觸發(fà)器組成(chéng)的(de)基本(běn)單元(yuán)，再加上(shàng)一(yī)些提(tí)高(gāo)性(xìng)能(néng)的(de)附加電(diàn)路(lù)構成(chéng)的(de)。
原文(wén)鍊(liàn)接：https://blog.csdn.net/ONEFPGA/article/details/125180018
温(wēn)馨提(tí)示：明(míng)德揚2023推出(chū)了(le)全(quán)新課程——
邏輯設計(jì)基本(běn)功修煉課，降低学習FPGA門(mén)檻的(de)同(tóng)时(shí)，增加了(le)学習的(de)趣味性(xìng)
http://old.mdy-edu.com/chanpinzhongxin/peixunkecheng/2023/0215/1889.html
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明(míng)德揚除了(le)培訓学習還(huán)有(yǒu)項目承接業务，擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：
1. MIPI視頻拼接
2. SLVS-EC轉(zhuǎn)MIPI接口(kǒu)(IMX472 IMX492)
3. PCIE采集系(xì)統
4. 图(tú)像項目
5. 高(gāo)速多(duō)通(tòng)道(dào)ADDA系(xì)統
6. 基于(yú)FPGA板卡(kǎ)研發(fà)
7. 多(duō)通(tòng)道(dào)高(gāo)靈敏電(diàn)荷放(fàng)大器
8. 射頻前(qián)端
http://old.mdy-edu.com/xmucjie/2023/0201/1865.html
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