1）查找(zhǎo)表(biǎo)（LUT） （組合邏輯單元(yuán)）
LUT指顯示查找(zhǎo)表(biǎo)（Look-Up-Table)，本(běn)質(zhì)上(shàng)就(jiù)是(shì)一(yī)个(gè)RAM。它(tā)把數據(jù)事(shì)先(xiān)写入(rù)RAM後(hòu)，每當輸入(rù)一(yī)个(gè)信(xìn)号(hào)就(jiù)等于(yú)輸入(rù)一(yī)个(gè)地(dì)址進(jìn)行查表(biǎo)，找(zhǎo)出(chū)地(dì)址对(duì)應(yìng)的(de)內(nèi)容，然後(hòu)輸出(chū)。
2）D 觸發(fà)器 （时(shí)序單元(yuán)）
3）基于(yú) SRAM 工藝，內(nèi)部(bù)結構为(wèi)查找(zhǎo)表(biǎo)
二(èr)、FPGA的(de)物(wù)理結構
目前(qián)主(zhǔ)流 FPGA 主(zhǔ)要(yào) 基于(yú) SRAM 工藝查找(zhǎo)表(biǎo)技術(shù)。 FPGA 芯片(piàn)主(zhǔ)要(yào)由(yóu)以(yǐ)下(xià)模
块(kuài)構成(chéng)。
可(kě)編程輸入(rù)輸出(chū)單元(yuán)（IOB）簡稱 IO 單元(yuán)，为(wèi)芯片(piàn)與(yǔ)外(wài)接電(diàn)路(lù)的(de)接口(kǒu)部(bù)分(fēn)，
完成(chéng)不(bù)同(tóng)電(diàn)气(qì)特(tè)性(xìng)下(xià)对(duì)輸入(rù)/輸出(chū)信(xìn)号(hào)的(de)驅動(dòng)與(yǔ)匹(pǐ)配要(yào)求。
1）IOB
A、FPGA 的(de) IOB 被(bèi)劃(huà)分(fēn)成(chéng)若干(gàn)个(gè)組（bank） ，每个(gè) bank 的(de)接口(kǒu)标(biāo)準由(yóu)其接
口(kǒu)電(diàn)壓 VCCO 決定(dìng)，一(yī)个(gè) bank 只(zhī)能(néng)有(yǒu)一(yī)種(zhǒng) VCCO，但不(bù)同(tóng) bank 的(de) VCCO 可(kě)以(yǐ)
不(bù)同(tóng)。
B、HR IO 電(diàn)壓範圍 1.0~3.3V，HP IO 電(diàn)壓範圍 1.0~1.8V。
C、所(suǒ)有(yǒu)的(de)輸入(rù)和(hé)輸出(chū)都支持(chí) DDR 双(shuāng)數據(jù)率。
D、任何一(yī)个(gè)輸出(chū)和(hé)輸入(rù)都可(kě)單独配置到(dào)最(zuì)大为(wèi) 1250 个(gè) ps 的(de)延时(shí)，其分(fēn)辨
率为(wèi) 5-15 个(gè) ps，实現(xiàn)这(zhè)个(gè)延时(shí)的(de)原語(yǔ)是(shì) IDELAY 和(hé) ODELAY 單元(yuán)。在(zài)配置时(shí)
設置延遲步长的(de)數目， 也(yě)可(kě)在(zài)使用(yòng)时(shí)遞增或(huò)者(zhě)遞減。 另(lìng)外(wài)将 IDELAY 和(hé) ODELAY
級聯在(zài)一(yī)起，可(kě)以(yǐ)使得單一(yī)方(fāng)向(xiàng)达(dá)到(dào)两(liǎng)倍的(de)延时(shí)。
E、ISEDES/OSEDES
2）可(kě)配置邏輯块(kuài)（CLB ）
CLB 是(shì) FPGA 基本(běn)邏輯單元(yuán)，CLB 由(yóu)多(duō)个(gè)（一(yī)般 4 个(gè)或(huò) 2 个(gè)）相同(tóng)的(de) Slice
和(hé)附加邏輯構成(chéng)。 每个(gè) CLB 模块(kuài)不(bù)僅实現(xiàn)組合邏輯、 时(shí)序邏輯 、 還(huán)可(kě)以(yǐ) 配制成(chéng)
分(fēn)布(bù)式 RAM （sliceM ）和(hé)分(fēn)布(bù)式 ROM。Slice 是(shì)基本(běn)邏輯單位，实現(xiàn)加、乘等
算術(shù)邏輯以(yǐ)及(jí)進(jìn)位邏輯等。
1 个(gè) CLB 包(bāo)括 2 个(gè) Slice（SliceL 和(hé) SliceM） ，每个(gè) slice 都含有(yǒu)4 个(gè) 6 輸入(rù)查找(zhǎo)表(biǎo) （LUT） 、 3 个(gè)多(duō)路(lù)複用(yòng)器、 8bit 進(jìn)位鍊(liàn)、 8 个(gè) DFF。 其中(zhōng) SliceM較 SliceL 增加了(le)基于(yú)查找(zhǎo)表(biǎo)的(de)分(fēn)布(bù)式 RAM 和(hé)移位寄存器。 每个(gè) CLB 中(zhōng)都包(bāo)含 SLiceL，但并不(bù)是(shì)每个(gè) CLB 中(zhōng)都包(bāo)含 SliceM，整个(gè)一(yī)块(kuài)V5 芯片(piàn)中(zhōng)的(de) SliceM 和(hé) SliceL 的(de)比例为(wèi) 1:3，且 SliceM 的(de)放(fàng)置有(yǒu)一(yī)定(dìng)的(de)規則。
3）數字(zì)时(shí)鐘(zhōng)管(guǎn)理模块(kuài)（DCM ）
FPGA 提(tí)供數字(zì)时(shí)鐘(zhōng)管(guǎn)理和(hé)相位环(huán)路(lù)鎖定(dìng)，相位环(huán)路(lù)鎖定(dìng)能(néng)提(tí)供精确的(de)时(shí)鐘(zhōng)
綜合，且能(néng)降低抖動(dòng)，并实現(xiàn)过(guò)濾功能(néng)。
每个(gè) IO 組包(bāo)含一(yī)个(gè)时(shí)鐘(zhōng)管(guǎn)理單元(yuán) （Clock Management Tile， CMT） ， 每个(gè) CMT
包(bāo)含：
A、 混合模式时(shí)鐘(zhōng)管(guǎn)理器 （Mixed-mode Clock Manager， MMCM） ， 分(fēn)頻：
在(zài)送往相位比較器之前(qián)，对(duì) VCO 的(de)輸出(chū)頻率進(jìn)行分(fēn)頻。
B、 两(liǎng)个(gè)相位鎖相环(huán)（phase Lock Loop） ，主(zhǔ)要(yào)直(zhí)連(lián)时(shí)鐘(zhōng) IO，并生(shēng)成(chéng)倍頻
或(huò)分(fēn)頻时(shí)鐘(zhōng)。
C、 PLL 比 MMCM 的(de)特(tè)性(xìng)要(yào)少(shǎo)得多(duō)， MMCM 主(zhǔ)要(yào)用(yòng)于(yú)宽(kuān)範圍頻率的(de)合
成(chéng)、內(nèi)部(bù)或(huò)者(zhě)外(wài)部(bù)时(shí)鐘(zhōng)的(de)抖動(dòng)过(guò)濾器。
4）嵌入(rù)式块(kuài) RAM （BRAM ）
块(kuài) RAM 可(kě)被(bèi)配置成(chéng)單端口(kǒu) RAM、双(shuāng)端口(kǒu) RAM、內(nèi)容地(dì)址存儲器（CAM）
以(yǐ)及(jí) FIFO 等常用(yòng)存儲結構。CAM 存儲器在(zài)其內(nèi)部(bù)的(de)每个(gè)存儲單元(yuán)中(zhōng)都有(yǒu)一(yī)个(gè)
比較邏輯，写入(rù) CAM 中(zhōng)的(de)數據(jù)会(huì)和(hé)內(nèi)部(bù)的(de)每个(gè)數據(jù)進(jìn)行比較，并返回(huí)與(yǔ)端口(kǒu)數
據(jù)相同(tóng)的(de)所(suǒ)有(yǒu)數據(jù)的(de)地(dì)址，因(yīn)为(wèi)在(zài)路(lù)由(yóu)的(de)地(dì)址交換器中(zhōng)有(yǒu)廣泛的(de)應(yìng)用(yòng)。
5）豐富的(de)布(bù)線(xiàn)資源
布(bù)線(xiàn)資源連(lián)通(tòng) FPGA 內(nèi)部(bù)的(de)所(suǒ)有(yǒu)的(de)單元(yuán)，而(ér)連(lián)線(xiàn)的(de)长度(dù)和(hé)工藝決定(dìng)着信(xìn)号(hào)在(zài)
連(lián)線(xiàn)上(shàng)的(de)驅動(dòng)能(néng)力和(hé)傳輸速度(dù)。第(dì)一(yī)類(lèi)是(shì)全(quán)局(jú)布(bù)線(xiàn)資源，用(yòng)于(yú)芯片(piàn)內(nèi)部(bù)全(quán)局(jú)时(shí)鐘(zhōng)
和(hé)全(quán)局(jú)複位/置位的(de)布(bù)線(xiàn)；第(dì)二(èr)類(lèi)是(shì)长線(xiàn)資源，用(yòng)以(yǐ)完成(chéng)芯片(piàn) bank 間(jiān)的(de)高(gāo)速信(xìn)号(hào)
和(hé)第(dì)二(èr)全(quán)局(jú)时(shí)鐘(zhōng)信(xìn)号(hào)的(de)布(bù)線(xiàn)；第(dì)三(sān)類(lèi)是(shì)短(duǎn)線(xiàn)資源，完成(chéng)基本(běn)邏輯單元(yuán)之間(jiān)的(de)邏輯
互聯和(hé)連(lián)線(xiàn)；第(dì)四(sì)類(lèi)是(shì)分(fēn)布(bù)式的(de)布(bù)線(xiàn)資源，用(yòng)于(yú)專有(yǒu)时(shí)鐘(zhōng)、複位等控制邏輯線(xiàn)。
6）底层內(nèi)嵌功能(néng)單元(yuán)
主(zhǔ)要(yào)指 DLL（Delay Locked Loop） 、PLL、dsp 和(hé) cpu 等处理软(ruǎn)核。DLL 和(hé)
PLL 功能(néng)類(lèi)似，可(kě)完成(chéng)时(shí)鐘(zhōng)高(gāo)精度(dù)、低抖動(dòng)的(de)倍頻和(hé)分(fēn)頻，以(yǐ)及(jí)占空比調整和(hé)移
相等功能(néng)。
內(nèi)嵌專用(yòng)硬(yìng)核如(rú)为(wèi)了(le)提(tí)高(gāo) FPGA 的(de)乘法速度(dù)的(de)的(de)專用(yòng)乘法器、串并收(shōu)發(fà)器
（SERDES） 。
三(sān)、FPGA 最(zuì)小系(xì)統
一(yī)般来(lái)说(shuō) FPGA 的(de)最(zuì)小系(xì)統主(zhǔ)要(yào)包(bāo)括：FPGA 芯片(piàn)、jtag 下(xià)载電(diàn)路(lù)、外(wài)部(bù)时(shí)
鐘(zhōng)、複位電(diàn)路(lù)（program B？） 、flash 和(hé)電(diàn)源。其中(zhōng)由(yóu)于(yú) FPGA 采用(yòng)的(de)是(shì) SRAM
工藝，因(yīn)此(cǐ)斷電(diàn)後(hòu)程序会(huì)消失，因(yīn)此(cǐ) flash 存儲配置信(xìn)息。
四(sì) 、块(kuài) RAM 和(hé)分(fēn)布(bù)式 RAM
分(fēn)布(bù)式 RAM 用(yòng) LUT 实現(xiàn)，用(yòng)于(yú)实現(xiàn)少(shǎo)量(liàng)數據(jù)的(de)存儲和(hé)緩存，存取(qǔ)速度(dù)高(gāo)于(yú)
块(kuài)狀 RAM。 块(kuài)狀 RAM 是(shì)內(nèi)嵌于(yú) FPGA 的(de)， 容量(liàng)較大， 18k 为(wèi)一(yī)块(kuài)， 有(yǒu)若干(gàn)块(kuài)，
可(kě)实現(xiàn)双(shuāng)口(kǒu) RAM，常用(yòng)于(yú)大量(liàng)數據(jù)存取(qǔ)，也(yě)用(yòng)于(yú)不(bù)同(tóng)數據(jù)宽(kuān)度(dù)的(de)轉(zhuǎn)換，也(yě)可(kě)以(yǐ)
配置成(chéng) fifo 使用(yòng)。
用(yòng)分(fēn)布(bù)式 RAM 时(shí)其实要(yào)用(yòng)到(dào)其所(suǒ)在(zài)的(de) SliceM， 所(suǒ)以(yǐ)要(yào)占用(yòng)其中(zhōng)的(de)邏輯資源；
而(ér) Block RAM 是(shì)單純的(de)存儲資源，但是(shì)要(yào)一(yī)块(kuài)一(yī)块(kuài)的(de)用(yòng)，不(bù)像分(fēn)布(bù)式 RAM 想(xiǎng)
要(yào)多(duō)少(shǎo) bit 都可(kě)以(yǐ)。 用(yòng)戶申請存儲資源， FPGA 先(xiān)提(tí)供 Block RAM， 當 Block RAM
數量(liàng)不(bù)够时(shí)再用(yòng)分(fēn)布(bù)式 RAM 補充。
B-RAM （Blcok RAM） 是(shì)使用(yòng)FPGA中(zhōng)的(de)整块(kuài)双(shuāng)ram資源， D-RAM （Distributed
RAM）則是(shì)拼湊起 FPGA 中(zhōng)的(de)查找(zhǎo)表(biǎo)形成(chéng)。一(yī)般當您要(yào)用(yòng)的(de) RAM 是(shì)小的(de)，时(shí)序要(yào)求不(bù)高(gāo)的(de)场合要(yào)用(yòng) D-RAM，节(jié)省(shěng)資源。
并不(bù)适用(yòng) B-RAM 就(jiù)一(yī)定(dìng)性(xìng)能(néng)好(hǎo)， FPGA 中(zhōng)的(de)資源位置是(shì)固定(dìng)的(de)， 例如(rú) BRAM
就(jiù)是(shì)一(yī)列一(yī)列分(fēn)布(bù)的(de)，这(zhè)就(jiù)可(kě)能(néng)造成(chéng)用(yòng)戶邏輯和(hé) B-RAM 之間(jiān)的(de) route 延时(shí)比較
长。舉个(gè)簡單例子，在(zài)大規模 FPGA 中(zhōng)，如(rú)果(guǒ)用(yòng)光(guāng)所(suǒ)有(yǒu)的(de) B-RAM 性(xìng)能(néng)一(yī)般会(huì)下(xià)
降，甚至(zhì)出(chū)現(xiàn) route 不(bù)通(tòng)的(de)情(qíng)況，就(jiù)是(shì)这(zhè)个(gè)原因(yīn)。靈活的(de)運用(yòng) B-RAM 和(hé) D-RAM
可(kě)以(yǐ)有(yǒu)效利用(yòng) FPGA 資源，提(tí)升(shēng)性(xìng)能(néng)，如(rú)果(guǒ)需要(yào)用(yòng)較多(duō)的(de) B-RAM ，合理規劃(huà)布(bù)
局(jú)也(yě)可(kě)以(yǐ)提(tí)高(gāo)性(xìng)能(néng)们(men)可(kě)以(yǐ)使用(yòng) Planahead 進(jìn)行布(bù)局(jú)規劃(huà)。
D-RAM 可(kě)以(yǐ)使純組合邏輯，即給(gěi)出(chū)地(dì)址马上(shàng)出(chū)數據(jù)，也(yě)可(kě)以(yǐ)加上(shàng) register 變(biàn)
成(chéng)有(yǒu)时(shí)鐘(zhōng)的(de) RAM，而(ér) B-RAM 一(yī)定(dìng)是(shì)有(yǒu)时(shí)鐘(zhōng)的(de)。
五(wǔ)、FPGA 、DSP 、ARM 、單片(piàn)機(jī)等區(qū)别
1）FPGA 有(yǒu)強(qiáng)大的(de)數據(jù)处理能(néng)力，能(néng)并行处理多(duō)路(lù)高(gāo)速數據(jù)流，但成(chéng)本(běn)高(gāo)；
2）DSP 主(zhǔ)頻高(gāo)、速度(dù)快(kuài)、功耗大、控制能(néng)力差，主(zhǔ)要(yào)用(yòng)于(yú)图(tú)像处理、加密
解(jiě)密等複雜計(jì)算高(gāo)端系(xì)統中(zhōng)，用(yòng)途專一(yī)；
3）ARM 优勢不(bù)在(zài)于(yú)主(zhǔ)頻，而(ér)在(zài)于(yú)片(piàn)上(shàng)外(wài)設較豐富，适合各(gè)種(zhǒng)嵌入(rù)式系(xì)統，
用(yòng)来(lái)跑界面(miàn)和(hé)應(yìng)用(yòng)程序，體(tǐ)現(xiàn)在(zài)控制；
4）單片(piàn)機(jī)價格低廉，便于(yú)開(kāi)發(fà)、擅长中(zhōng)斷处理。
六(liù)、FPGA 與(yǔ) CPLD
整个(gè)可(kě)編程邏輯器件(jiàn)的(de)發(fà)展(zhǎn) 是(shì)：
1）PAL（Programmable Array Logic 可(kě)編程阵(zhèn)列邏輯） ：采用(yòng)熔斷丝(sī)技術(shù)，只(zhī)可(kě)一(yī)
次(cì)編程；
2）GAL（Generic Array Logic 通(tòng)用(yòng)邏輯阵(zhèn)列） ：電(diàn)可(kě)擦除功能(néng)，可(kě)重(zhòng)複性(xìng)編程，
又稱 PLD；
3）CPLD（Complex Programmable Logic Device 複雜可(kě)編程邏輯器件(jiàn)） ：将大量(liàng)
PLD 集成(chéng)在(zài)一(yī)起，産品工藝一(yī)般是(shì)基于(yú) E2ROM 和(hé) FLASH 工藝，內(nèi)部(bù)結構
为(wèi)基于(yú)乘積項（Product term） ；
4）FPGA（Field-Programmable Gate Array 現(xiàn)场可(kě)編程門(mén)阵(zhèn)列） ：以(yǐ)硬(yìng)件(jiàn)描述語(yǔ)言
（verilog）所(suǒ)完成(chéng)的(de)電(diàn)路(lù)設計(jì)，經(jīng)过(guò)簡單的(de)電(diàn)路(lù)綜合和(hé)布(bù)局(jú)，快(kuài)速的(de)燒录(lù)到(dào)
FPGA 進(jìn)行测試，是(shì)現(xiàn)代(dài) IC 設計(jì)验(yàn)證的(de)技術(shù)主(zhǔ)流。産品基于(yú) SRAM 工藝，
內(nèi)部(bù)結構基于(yú)查找(zhǎo)表(biǎo)（Look up Table） 。
七(qī)、FPGA 與(yǔ) CPLD 的(de)區(qū)别
FPGA 优勢：
1）與(yǔ) CPU、DSP 相比，FPGA 的(de)數據(jù)处理能(néng)力更(gèng)強(qiáng)，可(kě)以(yǐ)同(tóng)时(shí)并行处理多(duō)
个(gè)大流量(liàng)的(de)數據(jù)。
2）與(yǔ) ASIC（即具有(yǒu)專用(yòng)功能(néng)的(de)芯片(piàn)，如(rú) LDO、存儲器等）相比，可(kě)用(yòng)戶定(dìng)
制，但成(chéng)本(běn)高(gāo)。
FPGA 缺點(diǎn)：1）成(chéng)本(běn)高(gāo)。
2）沒(méi)有(yǒu) cpu 順序处理算法的(de)实現(xiàn)方(fāng)便。
温(wēn)馨提(tí)示：明(míng)德揚2023推出(chū)了(le)全(quán)新課程——
邏輯設計(jì)基本(běn)功修煉課，降低学習FPGA門(mén)檻的(de)同(tóng)时(shí)，增加了(le)学習的(de)趣味性(xìng)
http://old.mdy-edu.com/chanpinzhongxin/peixunkecheng/2023/0215/1889.html
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明(míng)德揚除了(le)培訓学習還(huán)有(yǒu)項目承接業务，擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：
1. MIPI視頻拼接
2. SLVS-EC轉(zhuǎn)MIPI接口(kǒu)(IMX472 IMX492)
3. PCIE采集系(xì)統
4. 图(tú)像項目
5. 高(gāo)速多(duō)通(tòng)道(dào)ADDA系(xì)統
6. 基于(yú)FPGA板卡(kǎ)研發(fà)
7. 多(duō)通(tòng)道(dào)高(gāo)靈敏電(diàn)荷放(fàng)大器
8. 射頻前(qián)端
http://old.mdy-edu.com/xmucjie/2023/0201/1865.html
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