一(yī)、招人(rén)還(huán)是(shì)培訓?——对(duì)企業即使招人(rén)也(yě)要(yào)培訓
項目上(shàng)马FPGA項目，員工經(jīng)验(yàn)不(bù)足，平台(tái)不(bù)熟悉，重(zhòng)新招人(rén)還(huán)是(shì)引入(rù)外(wài)部(bù)培訓提(tí)升(shēng)員工整體(tǐ)經(jīng)验(yàn)和(hé)技能(néng)，基本(běn)原則是(shì)緊急項目盡快(kuài)招人(rén)，轉(zhuǎn)型項目招人(rén)+培訓，預研項目培訓。引入(rù)新人(rén)好(hǎo)处在(zài)于(yú)可(kě)以(yǐ)迅速解(jiě)決項目問(wèn)題(tí)，但也(yě)存在(zài)风险，如(rú)原有(yǒu)公司內(nèi)部(bù)缺少(shǎo)FPGA技術(shù)經(jīng)验(yàn)儲備，難以(yǐ)評估新人(rén)的(de)技術(shù)水(shuǐ)平，另(lìng)外(wài)一(yī)个(gè)新人(rén)只(zhī)是(shì)解(jiě)決技術(shù)問(wèn)題(tí)，但需要(yào)适應(yìng)公司的(de)項目習慣，技術(shù)越突出(chū)的(de)人(rén)，往往在(zài)适應(yìng)方(fāng)面(miàn)容易出(chū)現(xiàn)水(shuǐ)土(tǔ)不(bù)服(fú)。因(yīn)此(cǐ)建議企業即使可(kě)以(yǐ)招到(dào)优秀的(de)人(rén)才，也(yě)要(yào)重(zhòng)視培訓，有(yǒu)实力內(nèi)部(bù)培訓，缺資源引入(rù)外(wài)部(bù)培訓。打(dǎ)造一(yī)支具有(yǒu)自(zì)己企業文(wén)化(huà)的(de)研發(fà)隊伍。
二(èr)、自(zì)学還(huán)是(shì)培訓?——对(duì)機(jī)構引入(rù)培訓是(shì)提(tí)高(gāo)降效的(de)最(zuì)好(hǎo)方(fāng)式
與(yǔ)企業相比，高(gāo)校(xiào)研究所(suǒ)的(de)团(tuán)隊開(kāi)展(zhǎn)FPGA項目研發(fà)基本(běn)都是(shì)靠自(zì)学或(huò)者(zhě)原有(yǒu)实验(yàn)室(shì)的(de)導师(shī)或(huò)同(tóng)門(mén)指導，其基本(běn)特(tè)點(diǎn)是(shì)缺乏工程經(jīng)验(yàn)，新同(tóng)学的(de)普遍(biàn)学習周期(qī)較长，因(yīn)此(cǐ)往往在(zài)具體(tǐ)的(de)項目開(kāi)展(zhǎn)中(zhōng)，效率較低，把大量(liàng)的(de)时(shí)間(jiān)浪費在(zài)非(fēi)核心(xīn)科研技術(shù)問(wèn)題(tí)的(de)解(jiě)決上(shàng)。因(yīn)此(cǐ)引入(rù)外(wài)部(bù)培訓，通(tòng)过(guò)與(yǔ)企業团(tuán)隊合作，可(kě)以(yǐ)在(zài)短(duǎn)期(qī)內(nèi)提(tí)升(shēng)实验(yàn)室(shì)的(de)項目開(kāi)發(fà)及(jí)科研能(néng)力，对(duì)学生(shēng)和(hé)科研团(tuán)隊是(shì)一(yī)个(gè)共(gòng)赢的(de)動(dòng)作。学生(shēng)通(tòng)过(guò)系(xì)統性(xìng)学習不(bù)僅能(néng)力得到(dào)大幅度(dù)的(de)提(tí)升(shēng)，而(ér)且其項目的(de)研發(fà)習慣及(jí)思(sī)維更(gèng)接近(jìn)市(shì)场企業的(de)要(yào)求，在(zài)将来(lái)的(de)就(jiù)業市(shì)场更(gèng)具競争力。学生(shēng)及(jí)团(tuán)隊的(de)技術(shù)工程能(néng)力的(de)全(quán)面(miàn)系(xì)統性(xìng)提(tí)高(gāo)，更(gèng)有(yǒu)利于(yú)科研团(tuán)隊把更(gèng)多(duō)的(de)时(shí)間(jiān)和(hé)精力聚焦在(zài)科研的(de)核心(xīn)問(wèn)題(tí)上(shàng)，開(kāi)展(zhǎn)更(gèng)多(duō)的(de)重(zhòng)點(diǎn)項目，加快(kuài)科研成(chéng)果(guǒ)的(de)研發(fà)。
三(sān)、企業FPGA培訓上(shàng)明(míng)德揚
“明(míng)德揚科技教育”品牌(pái)擁有(yǒu)業內(nèi)領先(xiān)独創的(de)培訓方(fāng)法——“至(zhì)簡設計(jì)法”，創新性(xìng)提(tí)出(chū)标(biāo)準化(huà)管(guǎn)理設計(jì)流程，大幅度(dù)降低FPGA学習和(hé)開(kāi)發(fà)難度(dù)，深受学員肯定(dìng)。集团(tuán)通(tòng)过(guò)線(xiàn)上(shàng)線(xiàn)下(xià)为(wèi)客戶提(tí)供從入(rù)門(mén)、就(jiù)業到(dào)企業的(de)FPGA培訓，已为(wèi)業界培養了(le)大批优秀的(de)实用(yòng)型FPGA設計(jì)工程师(shī)。自(zì)2015年(nián)成(chéng)立以(yǐ)来(lái)，我(wǒ)们(men)培訓了(le)上(shàng)万(wàn)名学員，先(xiān)後(hòu)給(gěi)華为(wèi)、中(zhōng)國(guó)電(diàn)子集团(tuán)、中(zhōng)科院(yuàn)、暨南(nán)大学等知名企業及(jí)大学科研機(jī)構開(kāi)展(zhǎn)FPGA專題(tí)培訓，受到(dào)一(yī)致(zhì)好(hǎo)評。
明(míng)德揚FPGA企業培訓覆蓋從入(rù)門(mén)到(dào)精通(tòng)，從知識體(tǐ)系(xì)到(dào)開(kāi)發(fà)技巧及(jí)經(jīng)验(yàn)，可(kě)根(gēn)據(jù)客戶的(de)具體(tǐ)項目需求及(jí)員工或(huò)学生(shēng)的(de)实際情(qíng)況，定(dìng)制培訓內(nèi)容，支持(chí)線(xiàn)上(shàng)集中(zhōng)培訓及(jí)上(shàng)門(mén)線(xiàn)下(xià)集中(zhōng)培訓模式。
四(sì)、企業FPGA培訓項目推薦
4.1 系(xì)統培訓一(yī)周班
課程參考大綱
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內(nèi)容 |
培訓目标(biāo) |
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FPGA系(xì)統設計(jì)及(jí)開(kāi)發(fà)流程 |
² 掌握FPGA基本(běn)設計(jì)流程； ² 掌握FPGA的(de)開(kāi)發(fà)工具； ² 掌握FPGA的(de)調試工具。 |
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Verilog可(kě)綜合設計(jì) |
² 掌握Verilog HDL語(yǔ)言中(zhōng)可(kě)綜合語(yǔ)法 ² 掌握利用(yòng)Verilog HDL完成(chéng)常用(yòng)的(de)組合邏輯和(hé)时(shí)序邏輯 |
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FPGA至(zhì)簡設計(jì) |
² 至(zhì)簡設計(jì)概述、技巧、規則、方(fāng)法 |
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XILXIN的(de)常用(yòng)IP核 |
² 掌握XILINX一(yī)般IP核的(de)使用(yòng)方(fāng)法（FIFO）； ² 掌握XILINX FFT IP核的(de)使用(yòng)方(fāng)法； ² 掌握XILINX LVDS IP核的(de)使用(yòng)方(fāng)法。 |
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Verilog仿真(zhēn)技巧 |
² 理解(jiě)Verilog HDL語(yǔ)言的(de)仿真(zhēn)原理； ² 掌握Verilog HDL語(yǔ)言中(zhōng)的(de)仿真(zhēn)語(yǔ)法以(yǐ)及(jí)系(xì)統任务，能(néng)够編写常用(yòng)的(de)测試代(dài)碼，并利用(yòng)ModeISsim完成(chéng)代(dài)碼测試的(de)技巧 |
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时(shí)序約束(shù)入(rù)門(mén)與(yǔ)分(fēn)析 |
² 掌握VIVADO的(de)时(shí)序約束(shù)工具； ² 掌握FPGA时(shí)序的(de)概念； ² 掌握建立时(shí)間(jiān)和(hé)保持(chí)时(shí)間(jiān)概念； ² 掌握时(shí)鐘(zhōng)頻率的(de)決定(dìng)性(xìng)因(yīn)素； ² 掌握时(shí)鐘(zhōng)的(de)約束(shù)方(fāng)法 |
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FPGA高(gāo)性(xìng)能(néng)設計(jì)方(fāng)法 |
² 速度(dù)與(yǔ)資源互換原則； ² 流水(shuǐ)線(xiàn)設計(jì)； ² 高(gāo)效的(de)代(dài)碼技術(shù)。 |
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深入(rù)理解(jiě)FPGA的(de)系(xì)統 |
² 深入(rù)理解(jiě)FPGA的(de)基本(běn)結構與(yǔ)資源； ² FPGA基本(běn)算法結構； ² 基本(běn)时(shí)序概念； ² FPGA时(shí)序代(dài)碼設計(jì)與(yǔ)綜合； ² 深入(rù)理解(jiě)FPGA設計(jì)流程。 |
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高(gāo)級仿真(zhēn)技巧 |
² 掌握自(zì)動(dòng)对(duì)比仿真(zhēn)的(de)技巧； ² 掌握MODELSIM中(zhōng)DO文(wén)件(jiàn)的(de)使用(yòng)； ² 掌握大模块(kuài)設計(jì)中(zhōng)的(de)一(yī)些仿真(zhēn)管(guǎn)理技巧 |
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VIVADO下(xià)的(de)“层次(cì)化(huà)、模块(kuài)化(huà)”設計(jì)方(fāng)法学 |
² 层次(cì)化(huà)、模块(kuài)化(huà)設計(jì)方(fāng)法； ² 模块(kuài)劃(huà)分(fēn)和(hé)架構設計(jì)； ² 設計(jì)保存技術(shù)； ² 团(tuán)隊合作設計(jì)。 |
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FPGA时(shí)序約束(shù)與(yǔ)分(fēn)析 |
² 时(shí)序的(de)概念和(hé)原理 ² 时(shí)鐘(zhōng)約束(shù)的(de)步驟 ² 时(shí)鐘(zhōng)时(shí)序約束(shù) ² 輸入(rù)延时(shí)input delay时(shí)序約束(shù)方(fāng)法 ² 輸出(chū)延时(shí)output delay約束(shù)方(fāng)法 ² 时(shí)序例外(wài)的(de)約束(shù)方(fāng)法 |
備注：課程內(nèi)容、側重(zhòng)點(diǎn)均可(kě)根(gēn)據(jù)企業实際需求定(dìng)制。
4.2 时(shí)序約束(shù)專題(tí)課程两(liǎng)日(rì)班（面(miàn)授）
參考課程大綱
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主(zhǔ) 題(tí) |
內(nèi) 容 |
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FPGA时(shí)序原理 |
² 时(shí)序介紹，建立时(shí)間(jiān)和(hé)保持(chí)时(shí)間(jiān)概念 ² 寄存器延时(shí)、組合邏輯延时(shí)等概念 ² 时(shí)序約束(shù)意(yì)義和(hé)重(zhòng)要(yào)性(xìng)，一(yī)般哪些场景需要(yào)約束(shù) ² 分(fēn)析时(shí)鐘(zhōng)頻率的(de)影響因(yīn)素 ² 關(guān)鍵路(lù)徑及(jí)解(jiě)決方(fāng)法 |
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使用(yòng)QUARTUS或(huò)VIVADO進(jìn)行时(shí)序分(fēn)析 |
² Quartus或(huò)VIVADO完成(chéng)时(shí)序約束(shù)的(de)过(guò)程 ² Quartus或(huò)VIVADO中(zhōng)查看(kàn)时(shí)序結果(guǒ) |
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时(shí)鐘(zhōng)約束(shù)和(hé)輸入(rù)延时(shí) |
² 輸入(rù)时(shí)鐘(zhōng)（包(bāo)括管(guǎn)脚直(zhí)接輸入(rù)、差分(fēn)时(shí)鐘(zhōng)和(hé)GT恢複时(shí)鐘(zhōng)）、PLL等衍生(shēng)时(shí)鐘(zhōng)和(hé)用(yòng)戶分(fēn)頻时(shí)鐘(zhōng)的(de)約束(shù)方(fāng)法 ² 虛拟时(shí)鐘(zhōng)概念、作用(yòng)和(hé)使用(yòng)场合 ² 輸入(rù)延时(shí)(input delay)的(de)概念和(hé)約束(shù)方(fāng)法。 ² 系(xì)統同(tóng)步、源同(tóng)步中(zhōng)SDR、源同(tóng)步中(zhōng)的(de)DDR中(zhōng)心(xīn)对(duì)齊、源同(tóng)步中(zhōng)的(de)DDR邊(biān)沿对(duì)齊、有(yǒu)數據(jù)无时(shí)鐘(zhōng)等幾(jǐ)个(gè)场合，input delay的(de)約束(shù)方(fāng)法。 |
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輸出(chū)延时(shí)和(hé)时(shí)序案(àn)例 |
² 双(shuāng)向(xiàng)IO口(kǒu)的(de)約束(shù)方(fāng)法 ² 异(yì)步时(shí)鐘(zhōng)的(de)約束(shù)方(fāng)法。 |
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时(shí)序報表(biǎo)解(jiě)读(dú) |
² 如(rú)何區(qū)分(fēn)建立时(shí)間(jiān)分(fēn)析和(hé)保持(chí)时(shí)鐘(zhōng)分(fēn)析、理解(jiě)報表(biǎo)中(zhōng)路(lù)徑对(duì)應(yìng)關(guān)系(xì)、掌握路(lù)徑延时(shí)的(de)計(jì)算方(fāng)法。 |
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案(àn)例实踐 |
² 提(tí)供完整工程，实踐时(shí)序的(de)約束(shù)的(de)全(quán)过(guò)程。 |
注：課程內(nèi)容、側重(zhòng)點(diǎn)均可(kě)根(gēn)據(jù)企業实際需求定(dìng)制。
4.3、JESD204B專題(tí)課程两(liǎng)日(rì)班（面(miàn)授）
參考課程大綱
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主(zhǔ) 題(tí) |
內(nèi) 容 |
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JESD204B理論和(hé)架構 |
² JESD204B的(de)概念 ² 为(wèi)什麼(me)我(wǒ)们(men)需要(yào)JESD204B ² 講解(jiě)高(gāo)速AD DA和(hé)FPGA的(de)架構 |
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JESD204B協議 |
² 講解(jiě)各(gè)器件(jiàn)的(de)作用(yòng) ² 講解(jiě)各(gè)器件(jiàn)的(de)工作流程 ² JESD204B物(wù)理层介紹 ² JESD204B傳輸层介紹等 |
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JESD204B參數 |
² 介紹JESD204B各(gè)參數的(de)概念，如(rú)M，L，S，F，N，N’等，以(yǐ)及(jí)它(tā)们(men)的(de)應(yìng)用(yòng)方(fāng)法 ² 介紹傳輸层的(de)數據(jù)映射方(fāng)式 ² 介紹數據(jù)傳輸方(fāng)式等 |
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JESD204B时(shí)鐘(zhōng) |
² 介紹JESD204B时(shí)鐘(zhōng)网(wǎng)絡 以(yǐ)AD9516为(wèi)例子，介紹JESD204B所(suǒ)使用(yòng)的(de)时(shí)鐘(zhōng)芯片(piàn) ² JESD204B各(gè)时(shí)鐘(zhōng)如(rú)device clock，multi frame clock, sysref clock, frame clock，bit clock，sample clock等之間(jiān)的(de)關(guān)系(xì)。 |
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实操：AD9144介紹 |
² 以(yǐ)AD9144芯片(piàn)为(wèi)例進(jìn)行項目实操。 |
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实操：板級調試 |
² 獲取(qǔ)AD9144的(de)寄存器配置參數； ² 獲取(qǔ)时(shí)鐘(zhōng)芯片(piàn)的(de)寄存器配置參數； ² 生(shēng)成(chéng)FPGA的(de)JESD204B IP核； ² 配置AD9144和(hé)时(shí)鐘(zhōng)芯片(piàn) ² 板級調試 |
注：課程內(nèi)容、側重(zhòng)點(diǎn)等均可(kě)根(gēn)據(jù)企業实際需求定(dìng)制
更(gèng)多(duō)的(de) FPGA企業定(dìng)制培訓請咨詢明(míng)德揚。
