明(míng)德揚 · 为(wèi)國(guó)育芯才

module  key_scan(

                 clk    ,

                 rst_n  ,

                 key_col,

                 key_row,

                 key_en   

               );

    parameter      KEY_W    =   4      ;

    parameter      CHK_COL  =   0      ;

    parameter      CHK_ROW  =   1      ;

    parameter      DELAY    =   2      ;

    parameter      WAIT_END =   3      ;

    parameter      COL_CNT  =   16     ;

    parameter      TIME_20MS=   1000000;

    input               clk              ;

    input               rst_n            ;

    input [3:0]         key_col          ;

    output[3:0]         key_en           ;

    output[KEY_W-1:0]   key_row          ;

    reg   [3:0]         key_out          ;

    reg   [KEY_W-1:0]   key_row          ;

    reg                 key_vld          ;

    reg   [3:0]         key_col_ff0      ;

    reg   [3:0]         key_col_ff1      ;

    reg   [1:0]         key_col_get      ;

    reg   [3:0]         key_en           ;

    wire                end_shake_cnt    ;

    reg                 end_shake_cnt_ff0;

    reg   [3:0]         state_c          ;

    reg   [19:0]        shake_cnt        ;

    reg   [3:0]         state_n          ;

    reg   [1:0]         row_index        ;

    reg   [15:0]        row_cnt          ;

    wire                col2row_start    ;

    wire                row2del_start    ;

    wire                del2wait_start   ;

    wire                wait2col_start   ;

    wire                add_row_cnt      ;

    wire                end_row_cnt      ;

    wire                add_shake_cnt    ;

    wire                add_row_index    ;

    wire                end_row_index    ;

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        key_col_ff0 <= 4'b1111;

        key_col_ff1 <= 4'b1111;

    end

    else begin

        key_col_ff0 <= key_col    ;

        key_col_ff1 <= key_col_ff0;

    end

end

always @(posedge clk or negedge rst_n) begin

    if (rst_n==0) begin

        shake_cnt <= 0;

    end

    else if(add_shake_cnt) begin

        if(end_shake_cnt)

            shake_cnt <= 0;

        else

            shake_cnt <= shake_cnt+1 ;

   end

end

assign add_shake_cnt = key_col_ff1!=4'hf;

assign end_shake_cnt = add_shake_cnt  && shake_cnt == TIME_20MS-1 ;

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        state_c <= CHK_COL;

    end

    else begin

        state_c <= state_n;

    end

end

always  @(*)begin

    case(state_c)

        CHK_COL: begin

                     if(col2row_start )begin

                         state_n = CHK_ROW;

                     end

                     else begin

                         state_n = CHK_COL;

                     end

                 end

        CHK_ROW: begin

                     if(row2del_start)begin

                         state_n = DELAY;

                     end

                     else begin

                         state_n = CHK_ROW;

                     end

                 end

        DELAY :  begin

                     if(del2wait_start)begin

                         state_n = WAIT_END;

                     end

                     else begin

                         state_n = DELAY;

                     end

                 end

        WAIT_END: begin

                     if(wait2col_start)begin

                         state_n = CHK_COL;

                     end

                     else begin

                         state_n = WAIT_END;

                     end

                  end

       default: state_n = CHK_COL;

    endcase

end

assign col2row_start = state_c==CHK_COL  && end_shake_cnt;

assign row2del_start = state_c==CHK_ROW  && row_index==3 && end_row_cnt;

assign del2wait_start= state_c==DELAY    && end_row_cnt;

assign wait2col_start= state_c==WAIT_END && key_col_ff1==4'hf;

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        key_row <= 4'b0;

    end

    else if(state_c==CHK_ROW)begin

        key_row <= ~(1'b1 << row_index);

    end

    else begin

        key_row <= 4'b0;

    end

end

always @(posedge clk or negedge rst_n) begin

    if (rst_n==0) begin

        row_index <= 0;

    end

    else if(add_row_index) begin

        if(end_row_index)

            row_index <= 0;

        else

            row_index <= row_index+1 ;

   end

   else if(state_c!=CHK_ROW)begin

       row_index <= 0;

   end

end

assign add_row_index = state_c==CHK_ROW && end_row_cnt;

assign end_row_index = add_row_index  && row_index == 4-1 ;

always @(posedge clk or negedge rst_n) begin

    if (rst_n==0) begin

        row_cnt <= 0;

    end

    else if(add_row_cnt) begin

        if(end_row_cnt)

            row_cnt <= 0;

        else

            row_cnt <= row_cnt+1 ;

   end

end

assign add_row_cnt = state_c==CHK_ROW || state_c==DELAY;

assign end_row_cnt = add_row_cnt  && row_cnt == 16-1 ;

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        key_col_get <= 0;

    end

    else if(state_c==CHK_COL && end_shake_cnt ) begin

        if(key_col_ff1==4'b1110)

            key_col_get <= 0;

        else if(key_col_ff1==4'b1101)

            key_col_get <= 1;

        else if(key_col_ff1==4'b1011)

            key_col_get <= 2;

        else

            key_col_get <= 3;

    end

end

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        key_out <= 0;

    end

    else if(state_c==CHK_ROW && end_row_cnt)begin

        key_out <= {row_index,key_col_get};

    end

    else begin

        key_out <= 0;

    end

end

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        key_vld <= 1'b0;

    end

    else if(state_c==CHK_ROW && end_row_cnt && key_col_ff1[key_col_get]==1'b0)begin

        key_vld <= 1'b1;

    end

    else begin

        key_vld <= 1'b0;

    end

end

always  @(*)begin

    if(rst_n==1'b0)begin

        key_en = 0;

    end

    else if(key_vld && key_out==0)begin

        key_en = 4'b0001;

    end

    else if(key_vld && key_out==1)begin

        key_en = 4'b0010;

    end

    else if(key_vld && key_out==2)begin

        key_en = 4'b0100;

    end

    else begin

        key_en = 0;

    end

end

module clock_data(

    clk          ,

    rst_n        ,

    data_load    ,

    data_load_vld,

    key_en       ,

    data_out   

    );

    parameter      TIME_1S    =       50_000_000   ;

    input               clk          ;

    input               rst_n        ;

    input               data_load_vld;

    input [23:0]        data_load    ;

    input [ 3:0]        key_en       ;

    output[23:0]        data_out     ;

    wire  [23:0]        data_out     ;

    reg   [25:0]        cnt_1s       ;

    reg   [3:0]         miao_ge      ;

    reg   [3:0]         miao_shi     ;

    reg   [3:0]         fen_ge       ;

    reg   [3:0]         fen_shi      ;

    reg   [3:0]         shi_ge       ;

    reg   [3:0]         shi_shi      ;

    reg   [2:0]         set_sel      ;

    reg                 set_flag     ;

    wire                add_set_sel  ;

    wire                add_cnt_1s   ;

    wire                add_miao_ge  ;

    wire                add_miao_shi ;

    wire                add_fen_ge   ;

    wire                add_fen_shi  ;

    wire                add_shi_ge   ;

    wire                add_shi_shi  ;

    wire                end_cnt_1s   ;

    wire                end_set_sel  ;

    wire                end_miao_ge  ;

    wire                end_miao_shi ;

    wire                end_fen_ge   ;

    wire                end_fen_shi  ;

    wire                end_shi_ge   ;

    wire                end_shi_shi  ;

    wire                set_miao_ge  ;

    wire                set_miao_shi ;

    wire                set_fen_ge   ;

    wire                set_fen_shi  ;

    wire                set_shi_ge   ;

    wire                set_shi_shi  ;

    reg  [ 3:0]         x            ;

    reg  [ 2:0]         y            ;

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            set_flag <= 1'b0;

        end

        else if(key_en[0]) begin

            set_flag <= ~ set_flag;

        end

    end

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            set_sel <= 0;

        end

        else if(add_set_sel)begin

            if(end_set_sel)

                set_sel <= 0;

            else

                set_sel <= set_sel + 1;

        end

        else if(set_flag==0)begin

            set_sel <= 0;

        end

    end

    assign add_set_sel = set_flag && key_en[1];      

    assign end_set_sel = add_set_sel && set_sel==6-1 ;   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            cnt_1s <= 0;

        end

        else if(add_cnt_1s)begin

            if(end_cnt_1s)

                cnt_1s <= 0;

            else

                cnt_1s <= cnt_1s + 1;

        end

    end

    assign add_cnt_1s = set_flag==0 ;      

    assign end_cnt_1s = add_cnt_1s && cnt_1s==TIME_1S-1 ;   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            miao_ge <= 0;

        end

        else if(add_miao_ge)begin

            if(end_miao_ge)

                miao_ge <= 0;

            else

                miao_ge <= miao_ge + 1;

        end

        else if(data_load_vld)begin

            miao_ge <=  data_load[3:0];

        end

    end

    assign add_miao_ge = (end_cnt_1s || set_miao_ge) ;      

    assign end_miao_ge = add_miao_ge && miao_ge==10-1 ;

    assign set_miao_ge = set_flag    && set_sel==0 && key_en[2];   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            miao_shi <= 0;

        end

        else if(add_miao_shi)begin

            if(end_miao_shi)

                miao_shi <= 0;

            else

                miao_shi <= miao_shi + 1;

        end

        else if(data_load_vld)begin

            miao_shi <= data_load[7:4];

        end

    end

    assign add_miao_shi = (end_miao_ge || set_miao_shi);      

    assign end_miao_shi = add_miao_shi && miao_shi==6-1;

    assign set_miao_shi = set_flag     && set_sel==1 && key_en[2];   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            fen_ge <= 0;

        end

        else if(add_fen_ge)begin

            if(end_fen_ge)

                fen_ge <= 0;

            else

                fen_ge <= fen_ge + 1;

        end

        else if(data_load_vld)begin

            fen_ge <= data_load[11:8];

        end

    end

    assign add_fen_ge = (end_miao_shi || set_fen_ge);      

    assign end_fen_ge = add_fen_ge && fen_ge==10-1;

    assign set_fen_ge = set_flag     && set_sel==2 && key_en[2];   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            fen_shi <= 0;

        end

        else if(add_fen_shi)begin

            if(end_fen_shi)

                fen_shi <= 0;

            else

                fen_shi <= fen_shi + 1;

        end

        else if(data_load_vld)begin

            fen_shi <= data_load[15:12];

        end

    end

    assign add_fen_shi = (end_fen_ge || set_fen_shi);      

    assign end_fen_shi = add_fen_shi && fen_shi==6-1;

    assign set_fen_shi = set_flag     && set_sel==3 && key_en[2];   

   always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            shi_ge <= 0;

        end

        else if(add_shi_ge)begin

            if(end_shi_ge)

                shi_ge <= 0;

            else

                shi_ge <= shi_ge + 1;

        end

        else if(data_load_vld)begin

            shi_ge <= data_load[19:16];

        end

    end

    assign add_shi_ge = (end_fen_shi || set_shi_ge);      

    assign end_shi_ge = add_shi_ge && shi_ge==x-1;

    assign set_shi_ge = set_flag     && set_sel==4 && key_en[2];   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            shi_shi <= 0;

        end

        else if(add_shi_shi)begin

            if(end_shi_shi)

                shi_shi <= 0;

            else

                shi_shi <= shi_shi + 1;

        end

        else if(data_load_vld)begin

            shi_shi <= data_load[23:20];

        end

    end

    assign add_shi_shi = (end_shi_ge || set_shi_shi);      

    assign end_shi_shi = add_shi_shi && shi_shi==y-1;

    assign set_shi_shi = set_flag     && set_sel==5 && key_en[2];   

    always  @(*)begin

        if(shi_shi<2)

            x =  10;

        else

            x =   4;

    end

    always  @(*)begin

        if(set_flag && set_sel==5 && shi_ge>=4)

            y = 2;

        else

            y = 3;

    end

    assign data_out = {shi_shi,shi_ge,fen_shi,fen_ge,miao_shi,miao_ge};

endmodule

always @(posedge clk or negedge rst_n)begin

    if(!rst_n)begin

        cnt_2ms <= 0;

    end

    else if(add_cnt_2ms)begin

        if(end_cnt_2ms)

            cnt_2ms <= 0;

        else

            cnt_2ms <= cnt_2ms + 1;

    end

end

assign add_cnt_2ms = 1;      

assign end_cnt_2ms = add_cnt_2ms && cnt_2ms==TIME_2MS-1 ;   

always @(posedge clk or negedge rst_n)begin

    if(!rst_n)begin

        cnt_sel <= 0;

    end

    else if(add_cnt_sel)begin

        if(end_cnt_sel)

            cnt_sel <= 0;

        else

            cnt_sel <= cnt_sel + 1;

    end

end

assign add_cnt_sel = end_cnt_2ms;      

assign end_cnt_sel = add_cnt_sel && cnt_sel== SEG_NUM-1;   

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        seg_sel <= {SEG_NUM{1'b1}};

    end

    else begin

        seg_sel <= ~(1'b1 << cnt_sel);

    end

end

always  @(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        din_ff0 <= 0;

    end

    else begin

        for(ii=0;ii<SEG_NUM;ii=ii+1)begin

            if(din_vld[ii]==1'b1)begin

                din_ff0[(ii+1)*4-1 -:4] <= din[(ii+1)*4-1 -:4];

            end

            else begin

                din_ff0[(ii+1)*4-1 -:4] <= din_ff0[(ii+1)*4-1 -:4];

            end

        end

    end

end

always  @(*)begin

    seg_tmp = din_ff0[(cnt_sel+1)*4-1 -:4];

end

always@(posedge clk or negedge rst_n)begin

    if(rst_n==1'b0)begin

        segment<=NUM_0;

    end

    else begin

        case(seg_tmp)

            4'd0:segment <= NUM_0;

            4'd1:segment <= NUM_1;

            4'd2:segment <= NUM_2;

            4'd3:segment <= NUM_3;

            4'd4:segment <= NUM_4;

            4'd5:segment <= NUM_5;

            4'd6:segment <= NUM_6;

            4'd7:segment <= NUM_7;

            4'd8:segment <= NUM_8;

            4'd9:segment <= NUM_9;

            default:begin

                segment <= NUM_ERR;

            end

        endcase

    end

end

endmodul

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            state_c <= S_EWEN;

        end

        else begin

            state_c <= state_n;

        end

    end

    always  @(*)begin

        case(state_c)

            S_EWEN : begin

                if(ewen2read_start)begin

                    state_n = S_READ ;

                end

                else begin

                    state_n = state_c;

                end

            end

            S_READ : begin

                if(read2idle_start)begin

                    state_n = S_IDLE;

                end

                else begin

                    state_n = state_c;

                end

            end

            S_IDLE : begin

                if(idle2write_start)begin

                    state_n = S_WRITE;

                end

                else begin

                    state_n = state_c;

                end

            end

            S_WRITE : begin

                if(write2idle_start)begin

                    state_n = S_IDLE;

                end

                else begin

                    state_n = state_c;

                end

            end

            default : begin

                state_n = S_EWEN;

            end

        endcase

    end

    assign   ewen2read_start  = state_c==S_EWEN  && add_time_cnt && time_cnt==1000-1 && rdy;

    assign   read2idle_start  = state_c==S_READ  && end_rd_cnt      ;

    assign   idle2write_start = state_c==S_IDLE  && end_time_cnt    ;

    assign   write2idle_start = state_c==S_WRITE && end_wr_cnt      ;

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            time_cnt <= 0;

        end

        else if(add_time_cnt)begin

            if(end_time_cnt)

                time_cnt <= 0;

            else

                time_cnt <= time_cnt + 1;

        end

    end

    assign add_time_cnt = 1;      

    assign end_time_cnt = add_time_cnt && time_cnt==TIME_1S-1 ;   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            wr_cnt <= 0;

        end

        else if(add_wr_cnt)begin

            if(end_wr_cnt)

                wr_cnt <= 0;

            else

                wr_cnt <= wr_cnt + 1;

        end

    end

    assign add_wr_cnt = state_c==S_WRITE && rdy;

    assign end_wr_cnt = add_wr_cnt && wr_cnt == WR_NUM-1 ;

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            rd_cnt <= 0;

        end

        else if(add_rd_cnt)begin

            if(end_rd_cnt)

                rd_cnt <= 0;

            else

                rd_cnt <= rd_cnt + 1;

        end

    end

    assign add_rd_cnt = state_c==S_READ && crc_dout_vld;

    assign end_rd_cnt = add_rd_cnt && rd_cnt == RD_NUM-1 ;

    assign start_read = state_c==S_READ && flag_wait_crc==0 && rdy;

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            flag_wait_crc <= 0;

        end

        else if(start_read)begin

            flag_wait_crc <= 1;

        end

        else if(crc_dout_vld)begin

            flag_wait_crc <= 0;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            mode <= EWEN;

        end

        else if(state_c==S_EWEN) begin

            mode <= EWEN;

        end

        else if(state_c==S_WRITE)begin

            mode <= WRITE;

        end

        else if(state_c==S_READ)begin

            mode <= READ;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            crc_din <= 0;

        end

        else if(add_wr_cnt && end_wr_cnt==0) begin

            crc_din <= din[8*(D_LEN-wr_cnt)-1 -:8];

        end

        else begin

            crc_din <= rdata;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            crc_din_vld <= 1'b0;

        end

        else if(add_wr_cnt && end_wr_cnt==0) begin

            crc_din_vld <= 1'b1;

        end

        else begin

            crc_din_vld <= rdata_vld;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            crc_clr <= 1'b0;

        end

        else if((add_rd_cnt && rd_cnt==4-1)|| read2idle_start || write2idle_start) begin

            crc_clr <= 1'b1;

        end

        else begin

            crc_clr <= 1'b0;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            addr <= 0;

        end

        else if(state_c==S_WRITE) begin

            addr <= {4'b0,write_sel,wr_cnt[1:0]};

        end

        else if(state_c==S_EWEN) begin

            addr <= 7'b1100000;

        end

        else begin

            addr <= {4'b0,rd_cnt};

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            write_sel <= 1'b0;

        end

        else if(write2idle_start) begin

            write_sel <= ~write_sel;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            wdata <= 0;

        end

        else if(wr_cnt==WR_NUM-1) begin

            wdata <= crc_dout;

        end

        else begin

            wdata <= din[8*(D_LEN-wr_cnt)-1 -:8];

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            start <= 1'b0;

        end

        else if(add_wr_cnt || start_read || ewen2read_start)begin

            start <= 1'b1;

        end

        else begin

            start <= 1'b0;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout_temp<= 0;

        end

        else if(rdata_vld) begin

            dout_temp[(8-rd_cnt)*8-1 -:8] <= rdata;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout0_err <= 1'b0;

        end

        else if(add_rd_cnt && rd_cnt==4-1) begin

            if(crc_dout!=0)

                dout0_err <= 1'b1;

            else

                dout0_err <= 1'b0;

        end

    end

    always  @(*)begin

        if(crc_dout!=0)

            dout1_err = 1'b1;

        else

            dout1_err = 1'b0;

    end

    assign dout0_temp = dout_temp[8*8-1 -:24];

    assign dout1_temp = dout_temp[4*8-1 -:24];

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout <= 0;

        end

        else if(end_rd_cnt) begin

            if(dout0_err==1'b0 && dout1_err==1'b0)begin

                if(dout0_temp > dout1_temp)

                    dout <= dout0_temp;

                else

                    dout <= dout1_temp;

            end

            else if(dout0_err==1'b0)begin

                dout <= dout0_temp;

            end

            else begin

                dout <= dout1_temp;

            end

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout_vld <= 1'b0;

        end

        else if(end_rd_cnt) begin

            if(dout0_err && dout1_err)begin

                dout_vld <= 1'b0;

            end

            else begin

                dout_vld <= 1'b1;

            end

        end

        else begin

            dout_vld <= 1'b0;

        end

    end

   crc8_d8 u_crc8_d8(

              .clk      (clk          ),

              .rst_n    (rst_n        ),

              .clr      (crc_clr      ),

              .din_vld  (crc_din_vld  ),

              .din      (crc_din      ),

              .dout_vld (crc_dout_vld ),

              .dout     (crc_dout     )      

    );

    assign d   =    din    ;

    assign c   =    dout   ;

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout <= 0;

        end

        else if(clr)begin

            dout <= 0;

        end

        else if(din_vld) begin

            dout[0] <= d[7] ^ d[6] ^ d[0] ^ c[0] ^ c[6] ^ c[7];

            dout[1] <= d[6] ^ d[1] ^ d[0] ^ c[0] ^ c[1] ^ c[6];

            dout[2] <= d[6] ^ d[2] ^ d[1] ^ d[0] ^ c[0] ^ c[1] ^ c[2] ^ c[6];

            dout[3] <= d[7] ^ d[3] ^ d[2] ^ d[1] ^ c[1] ^ c[2] ^ c[3] ^ c[7];

            dout[4] <= d[4] ^ d[3] ^ d[2] ^ c[2] ^ c[3] ^ c[4];

            dout[5] <= d[5] ^ d[4] ^ d[3] ^ c[3] ^ c[4] ^ c[5];

            dout[6] <= d[6] ^ d[5] ^ d[4] ^ c[4] ^ c[5] ^ c[6];

            dout[7] <= d[7] ^ d[6] ^ d[5] ^ c[5] ^ c[6] ^ c[7];

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout_vld <= 0;

        end

        else begin

            dout_vld <= din_vld;

        end

    end

endmodul

    assign start_vld = flag_work==0 && start;

    always  @(*)begin

        if(mode==EWEN)

            opcode = 3'b100;

        else if(mode==WRITE)

            opcode = 3'b101;

        else

            opcode = 3'b110;

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            dout <= 0;

        end

        else if(start_vld) begin

            dout <={opcode,addr,wdata};

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            mode_reg <= 0;

        end

        else if(start_vld) begin

            mode_reg <= mode;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            flag_work <= 0;

        end

        else if(start_vld) begin

            flag_work <= 1;

        end

        else if(end_cnt2)begin

            flag_work <= 0;

        end

    end

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            cnt0 <= 0;

        end

        else if(add_cnt0)begin

            if(end_cnt0)

                cnt0 <= 0;

            else

                cnt0 <= cnt0 + 1;

        end

    end

    assign add_cnt0 = flag_work;      

    assign end_cnt0 = add_cnt0 && cnt0== x-1;   

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            cnt1 <= 0;

        end

        else if(add_cnt1)begin

            if(end_cnt1)

                cnt1 <= 0;

            else

                cnt1 <= cnt1 + 1;

        end

    end

    assign add_cnt1 = end_cnt0;      

    assign end_cnt1 = add_cnt1 && cnt1==y-1 ;

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

             cnt2 <= 0;

         end

         else if(add_cnt2)begin

             if(end_cnt2)

                  cnt2 <= 0;

             else

                  cnt2 <= cnt2 + 1;

          end

    end

    assign add_cnt2 = end_cnt1;      

    assign end_cnt2 = add_cnt2 && cnt2==u-1;   

    assign en_sk1 = add_cnt0 && cnt0==x/2-1 && cnt2==1-1;

    assign en_sk0 = end_cnt0                            ;

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            sk <= 0;

        end

        else if(add_cnt0 && cnt0==x/2-1 && cnt2==1-1)begin

            sk <= 1;

        end

        else if(end_cnt0)begin

            sk <= 0;

        end

    end

    assign en_di = add_cnt0 && cnt0==1-1 && cnt2==1-1;

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            di <= 0;

        end

        else if(en_di) begin

            di <= dout[17-cnt1];

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            cs <= 0;

        end

        else if(start_vld==1 || (add_cnt2 && cnt2==2-1 && end_cnt2==0)) begin

            cs <= 1;

        end

        else if((add_cnt2 && cnt2==1-1) || end_cnt2)begin

            cs <= 0;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            rdata <= 0;

        end

        else if(end_cnt0 && cnt1 >=10 && cnt2==1-1 && mode_reg==READ ) begin

            rdata[17-cnt1] <= do;

        end

    end

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            rdata_vld <= 0;

        end

        else begin

            rdata_vld <= end_cnt2 && mode_reg==READ;

        end

    end

    always  @(*)begin

        if(start || flag_work)

            rdy = 1'b0;

        else

            rdy = 1'b1;

    end

    always  @(*)begin

        if(mode_reg==WRITE && cnt2==1-1)begin

            x = 250;

            y =  18;

            u =   3;  

        end

        else if(mode_reg==WRITE && (cnt2==2-1 ))begin

            x = 250 ;

            y =   1 ;

            u =   3 ;  

        end

        else if(mode_reg==WRITE && cnt2==3-1)begin

            x = 500000;  

            y =   1 ;

            u =   3 ;  

        end

        else if(mode_reg==READ && cnt2==1-1)begin

            x = 250;

            y =  18;

            u =   2;  

        end

        else if(mode_reg==READ && cnt2==2-1)begin

            x = 250 ;

            y =   1 ;