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1、本(běn)节(jié)主(zhǔ)要(yào)介紹硬(yìng)件(jiàn)描述語(yǔ)言——Verilog HDL語(yǔ)言的(de)演進(jìn)过(guò)程以(yǐ)及(jí)其市(shì)场地(dì)位和(hé)诸多(duō)优點(diǎn)。
第(dì)1节(jié) Verilog的(de)曆史
在(zài)傳統硬(yìng)件(jiàn)電(diàn)路(lù)的(de)設計(jì)方(fāng)法中(zhōng)，當設計(jì)工程师(shī)需要(yào)設計(jì)一(yī)个(gè)新的(de)硬(yìng)件(jiàn)、數字(zì)電(diàn)路(lù)或(huò)數字(zì)邏輯系(xì)統时(shí)，需要(yào)为(wèi)此(cǐ)設計(jì)并画(huà)出(chū)一(yī)张(zhāng)線(xiàn)路(lù)图(tú)，随後(hòu)在(zài)CAE（計(jì)算機(jī)輔助工程分(fēn)析）工作站上(shàng)進(jìn)行設計(jì)。所(suǒ)設計(jì)的(de)線(xiàn)路(lù)图(tú)由(yóu)線(xiàn)和(hé)符号(hào)組成(chéng)，其中(zhōng)線(xiàn)代(dài)表(biǎo)了(le)線(xiàn)路(lù)，符号(hào)代(dài)表(biǎo)了(le)基本(běn)設計(jì)單元(yuán)，其取(qǔ)自(zì)于(yú)工程师(shī)構造此(cǐ)線(xiàn)路(lù)图(tú)使用(yòng)的(de)零(líng)件(jiàn)符号(hào)庫。对(duì)于(yú)不(bù)同(tóng)邏輯器件(jiàn)的(de)設計(jì)，需要(yào)選擇对(duì)應(yìng)的(de)符号(hào)庫，如(rú)當設計(jì)工程师(shī)選擇的(de)时(shí)标(biāo)準邏輯器件(jiàn)（74系(xì)列等）作为(wèi)板級設計(jì)線(xiàn)路(lù)图(tú)，那(nà)麼(me)此(cǐ)線(xiàn)路(lù)图(tú)的(de)符号(hào)則需要(yào)取(qǔ)自(zì)标(biāo)準邏輯零(líng)件(jiàn)符号(hào)庫；若設計(jì)工程师(shī)進(jìn)行了(le)ASIC設計(jì)，線(xiàn)路(lù)图(tú)的(de)符号(hào)就(jiù)要(yào)取(qǔ)自(zì)ASIC庫專用(yòng)的(de)宏單元(yuán)。
这(zhè)就(jiù)是(shì)傳統的(de)原理图(tú)設計(jì)方(fāng)法，原理图(tú)設計(jì)法存在(zài)着许多(duō)弊端，如(rú)當設計(jì)者(zhě)想(xiǎng)要(yào)实現(xiàn)線(xiàn)路(lù)图(tú)的(de)邏輯优化(huà)时(shí)，就(jiù)需要(yào)利用(yòng)EDA工具或(huò)者(zhě)人(rén)工進(jìn)行布(bù)爾函(hán)數邏輯优化(huà)。除此(cǐ)之外(wài)，傳統原理图(tú)設計(jì)還(huán)存在(zài)難以(yǐ)验(yàn)證的(de)缺點(diǎn)，設計(jì)工程师(shī)想(xiǎng)要(yào)验(yàn)證設計(jì)，必須通(tòng)过(guò)搭建硬(yìng)件(jiàn)平台(tái)（比如(rú)電(diàn)路(lù)板），为(wèi)設計(jì)验(yàn)證工作带(dài)来(lái)了(le)麻(má)煩。
随着人(rén)们(men)对(duì)于(yú)科技的(de)要(yào)求與(yǔ)期(qī)待越来(lái)越高(gāo)，電(diàn)子設計(jì)技術(shù)發(fà)展(zhǎn)也(yě)越来(lái)越快(kuài)，設計(jì)的(de)集成(chéng)度(dù)、複雜程度(dù)也(yě)逐漸加深，傳統的(de)設計(jì)方(fāng)法已經(jīng)无法滿足高(gāo)級設計(jì)的(de)需求，最(zuì)終(zhōng)出(chū)現(xiàn)了(le)借(jiè)助先(xiān)進(jìn)EDA工具的(de)一(yī)種(zhǒng)描述語(yǔ)言設計(jì)方(fāng)法，可(kě)以(yǐ)对(duì)數字(zì)電(diàn)路(lù)和(hé)數字(zì)邏輯系(xì)統進(jìn)行形式化(huà)的(de)描述，这(zhè)種(zhǒng)語(yǔ)言就(jiù)是(shì)硬(yìng)件(jiàn)描述語(yǔ)言。硬(yìng)件(jiàn)描述語(yǔ)言，英文(wén)全(quán)稱为(wèi)Hardware Description Language，簡稱HDL，HDL是(shì)一(yī)種(zhǒng)用(yòng)形式化(huà)方(fāng)法来(lái)描述數字(zì)電(diàn)路(lù)和(hé)數字(zì)邏輯系(xì)統的(de)語(yǔ)言。設計(jì)工程师(shī)可(kě)以(yǐ)使用(yòng)这(zhè)種(zhǒng)語(yǔ)言来(lái)表(biǎo)述自(zì)己的(de)設計(jì)思(sī)路(lù)，通(tòng)过(guò)利用(yòng)EDA工具進(jìn)行仿真(zhēn)、自(zì)動(dòng)綜合到(dào)門(mén)級電(diàn)路(lù)，最(zuì)終(zhōng)在(zài)ASIC或(huò)FPGA实現(xiàn)其功能(néng)。
以(yǐ)2輸入(rù)的(de)與(yǔ)門(mén)为(wèi)例来(lái)对(duì)比原理图(tú)設計(jì)方(fāng)法與(yǔ)HDL設計(jì)方(fāng)法之間(jiān)的(de)區(qū)别，在(zài)傳統的(de)設計(jì)方(fāng)法中(zhōng)設計(jì)2輸入(rù)與(yǔ)門(mén)可(kě)能(néng)需到(dào)标(biāo)準器件(jiàn)庫中(zhōng)調用(yòng)74系(xì)列的(de)器件(jiàn)，但在(zài)硬(yìng)件(jiàn)描述語(yǔ)言中(zhōng)“&”就(jiù)是(shì)一(yī)个(gè)與(yǔ)門(mén)的(de)形式描述，“C = A & B”就(jiù)是(shì)一(yī)个(gè)2輸入(rù)與(yǔ)門(mén)的(de)描述。而(ér)“&”就(jiù)代(dài)表(biǎo)了(le)一(yī)个(gè)與(yǔ)門(mén)器件(jiàn)。
硬(yìng)件(jiàn)描述語(yǔ)言發(fà)展(zhǎn)至(zhì)今已有(yǒu)二(èr)十(shí)多(duō)年(nián)曆史，當今業界的(de)标(biāo)準中(zhōng)（IEEE标(biāo)準）主(zhǔ)要(yào)有(yǒu)VHDL和(hé) Verilog HDL 这(zhè)两(liǎng)種(zhǒng)硬(yìng)件(jiàn)描述語(yǔ)言。笔(bǐ)者(zhě)采用(yòng)的(de)是(shì)VerilogHDL硬(yìng)件(jiàn)描述語(yǔ)言，接下(xià)来(lái)着重(zhòng)对(duì)其發(fà)展(zhǎn)的(de)曆史及(jí)特(tè)點(diǎn)進(jìn)行介紹。
Verilog HDL 語(yǔ)言最(zuì)初是(shì)在(zài)1983年(nián)由(yóu)Gateway DesignAutomation公司为(wèi)其模拟器産品開(kāi)發(fà)的(de)硬(yìng)件(jiàn)建模語(yǔ)言，當时(shí)这(zhè)只(zhī)是(shì)公司産品的(de)專用(yòng)語(yǔ)言。随着公司模拟、仿真(zhēn)器産品的(de)廣泛使用(yòng)，Verilog HDL 作为(wèi)一(yī)種(zhǒng)实用(yòng)語(yǔ)言逐漸为(wèi)衆多(duō)設計(jì)者(zhě)所(suǒ)接受。1990年(nián)一(yī)次(cì)致(zhì)力于(yú)增加語(yǔ)言普及(jí)性(xìng)的(de)活動(dòng)中(zhōng)，Verilog HDL 語(yǔ)言被(bèi)推向(xiàng)公衆領域從而(ér)被(bèi)更(gèng)多(duō)人(rén)熟知。
Open Verilog International（OVI）是(shì)促進(jìn) Verilog 發(fà)展(zhǎn)的(de)國(guó)際性(xìng)組織。1992 年(nián)，OVI 決定(dìng)致(zhì)力于(yú)推廣Verilog OVI 标(biāo)準成(chéng)为(wèi)IEEE 标(biāo)準。这(zhè)一(yī)推廣最(zuì)後(hòu)獲得成(chéng)功，Verilog 語(yǔ)言于(yú)1995 年(nián)成(chéng)为(wèi)IEEE 标(biāo)準，稱为(wèi)IEEE Std1364－1995。其完整标(biāo)準在(zài)Verilog 硬(yìng)件(jiàn)描述語(yǔ)言參考手(shǒu)册中(zhōng)有(yǒu)詳细(xì)描述。
Verilog HDL語(yǔ)言具有(yǒu)许多(duō)优點(diǎn)，例如(rú)Verilog HDL 語(yǔ)言提(tí)供了(le)編程語(yǔ)言接口(kǒu)，通(tòng)过(guò)該接口(kǒu)可(kě)以(yǐ)在(zài)模拟、验(yàn)證期(qī)間(jiān)從設計(jì)外(wài)部(bù)訪問(wèn)設計(jì)，包(bāo)括模拟的(de)具體(tǐ)控制和(hé)運行。 Verilog HDL 語(yǔ)言不(bù)僅定(dìng)義了(le)語(yǔ)法，而(ér)且对(duì)每个(gè)語(yǔ)法結構都定(dìng)義了(le)清(qīng)晰的(de)模拟、仿真(zhēn)語(yǔ)義。因(yīn)此(cǐ)，用(yòng)这(zhè)種(zhǒng)語(yǔ)言編写的(de)模型能(néng)够使用(yòng)Verilog 仿真(zhēn)器進(jìn)行验(yàn)證。Verilog HDL 提(tí)供了(le)擴展(zhǎn)的(de)建模能(néng)力，其中(zhōng)许多(duō)擴展(zhǎn)最(zuì)初很難理解(jiě)，但是(shì)Verilog HDL 語(yǔ)言的(de)核心(xīn)子集非(fēi)常易于(yú)学習和(hé)使用(yòng)，这(zhè)对(duì)大多(duō)數建模應(yìng)用(yòng)来(lái)说(shuō)已經(jīng)足够。當然，完整的(de)硬(yìng)件(jiàn)描述語(yǔ)言足以(yǐ)对(duì)從最(zuì)複雜的(de)芯片(piàn)到(dào)完整的(de)電(diàn)子系(xì)統進(jìn)行描述。
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