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1、本(běn)章(zhāng)主(zhǔ)要(yào)介紹FPGA的(de)两(liǎng)大制造商——Xinlinx和(hé)Altera，基于(yú)每个(gè)廠(chǎng)商生(shēng)産的(de)FPGA芯片(piàn)都要(yào)在(zài)对(duì)應(yìng)的(de)開(kāi)發(fà)工具上(shàng)才能(néng)進(jìn)行設計(jì)，其中(zhōng)Xilinx芯片(piàn)的(de)開(kāi)發(fà)工具包(bāo)括vivado，Altera的(de)開(kāi)發(fà)工具是(shì)Quartus。
2、本(běn)章(zhāng)通(tòng)过(guò)一(yī)个(gè)上(shàng)板例程来(lái)介紹quartus prime软(ruǎn)件(jiàn)的(de)使用(yòng)方(fāng)法。
3、这(zhè)是(shì)ALTERA文(wén)檔
第(dì)1节(jié) 開(kāi)發(fà)环(huán)境
对(duì)于(yú)初学者(zhě)而(ér)言，首先(xiān)需要(yào)了(le)解(jiě)的(de)是(shì)FPGA的(de)開(kāi)發(fà)需要(yào)有(yǒu)对(duì)應(yìng)的(de)開(kāi)發(fà)环(huán)境。目前(qián)两(liǎng)大FPGA制造廠(chǎng)商分(fēn)别是(shì)Xilinx和(hé)Altera（目前(qián)已被(bèi)Intel收(shōu)購），而(ér)每个(gè)廠(chǎng)商生(shēng)産的(de)FPGA芯片(piàn)都需要(yào)在(zài)对(duì)應(yìng)的(de)開(kāi)發(fà)工具上(shàng)才能(néng)够進(jìn)行設計(jì)。Xilinx芯片(piàn)的(de)開(kāi)發(fà)工具包(bāo)括Vivado和(hé)ISE（推出(chū)Vivado平台(tái)後(hòu)，Xilinx已經(jīng)不(bù)考慮升(shēng)級ISE版本(běn)），Altera芯片(piàn)的(de)開(kāi)發(fà)工具是(shì)Quartus。本(běn)書(shū)以(yǐ)Quartus prime開(kāi)發(fà)工具为(wèi)例来(lái)詳细(xì)介紹FPGA的(de)開(kāi)發(fà)設計(jì)流程。
Quartus prime 是(shì)Altera公司为(wèi)其生(shēng)産的(de)FPGA芯片(piàn)所(suǒ)設計(jì)的(de)一(yī)款開(kāi)發(fà)软(ruǎn)件(jiàn)，其软(ruǎn)件(jiàn)內(nèi)嵌自(zì)有(yǒu)的(de)綜合器以(yǐ)及(jí)仿真(zhēn)器，可(kě)以(yǐ)支持(chí)原理图(tú)、VHDL、Verilog HDL以(yǐ)及(jí)AHDL（Altera Hardware 支持(chí)Description Language）等多(duō)種(zhǒng)設計(jì)輸入(rù)形式，可(kě)以(yǐ)完成(chéng)從設計(jì)輸入(rù)到(dào)硬(yìng)件(jiàn)配置的(de)完整PLD設計(jì)流程。
Altera Quartus prime是(shì)Altera被(bèi)Intel收(shōu)購後(hòu)在(zài)已完成(chéng)開(kāi)發(fà)的(de)quartus II软(ruǎn)件(jiàn)基礎上(shàng)開(kāi)發(fà)的(de)新软(ruǎn)件(jiàn)。作为(wèi)一(yī)種(zhǒng)可(kě)編程邏輯的(de)設計(jì)环(huán)境，該软(ruǎn)件(jiàn)強(qiáng)大的(de)設計(jì)能(néng)力和(hé)直(zhí)观易用(yòng)的(de)接口(kǒu)使其越来(lái)越受到(dào)數字(zì)系(xì)統設計(jì)者(zhě)的(de)欢迎。Altera的(de)Quartus prime可(kě)編程邏輯软(ruǎn)件(jiàn)屬于(yú)第(dì)四(sì)代(dài)PLD開(kāi)發(fà)平台(tái)，該平台(tái)支持(chí)一(yī)个(gè)工作組环(huán)境下(xià)的(de)設計(jì)要(yào)求，其中(zhōng)包(bāo)括支持(chí)基于(yú)Internet的(de)協作設計(jì)。Quartus平台(tái)與(yǔ)Cadence、ExemplarLogic、MentorGraphics、Synopsys和(hé)Synplicity等EDA供應(yìng)商的(de)開(kāi)發(fà)工具相兼容，其改進(jìn)了(le)软(ruǎn)件(jiàn)的(de)LogicLock模块(kuài)設計(jì)功能(néng)，增添了(le)FastFit編譯選項，推進(jìn)了(le)网(wǎng)絡編輯性(xìng)能(néng)，而(ér)且提(tí)升(shēng)了(le)調試能(néng)力。該設計(jì)软(ruǎn)件(jiàn)是(shì)業界唯一(yī)提(tí)供FPGA和(hé)固定(dìng)功能(néng)HardCopy器件(jiàn)統一(yī)設計(jì)流程的(de)設計(jì)工具（15.1以(yǐ)及(jí)更(gèng)高(gāo)版本(běn)）。工程师(shī)可(kě)以(yǐ)使用(yòng)同(tóng)樣(yàng)的(de)低價位工具对(duì)Stratix FPGA進(jìn)行功能(néng)验(yàn)證和(hé)原型設計(jì)，同(tóng)时(shí)可(kě)以(yǐ)設計(jì)HardCopyStratix器件(jiàn)用(yòng)于(yú)批量(liàng)成(chéng)品。系(xì)統設計(jì)者(zhě)現(xiàn)在(zài)能(néng)够用(yòng)Quartusprime软(ruǎn)件(jiàn)評估HardCopy Stratix器件(jiàn)的(de)性(xìng)能(néng)和(hé)功耗，相應(yìng)地(dì)進(jìn)行最(zuì)大吞吐量(liàng)設計(jì)。
在(zài)Quartus prime软(ruǎn)件(jiàn)中(zhōng)進(jìn)行開(kāi)發(fà)工作的(de)頂級組織單元(yuán)叫做工程（Project），一(yī)个(gè)工程可(kě)以(yǐ)代(dài)表(biǎo)一(yī)个(gè)完整的(de)软(ruǎn)件(jiàn)解(jiě)決方(fāng)案(àn)。工程师(shī)設計(jì)的(de)每一(yī)个(gè)工程文(wén)件(jiàn)都應(yìng)該保存在(zài)單一(yī)的(de)一(yī)个(gè)文(wén)件(jiàn)夾中(zhōng)。因(yīn)此(cǐ)，開(kāi)始一(yī)个(gè)新的(de)邏輯電(diàn)路(lù)設計(jì)的(de)第(dì)一(yī)步就(jiù)是(shì)新建一(yī)个(gè)文(wén)件(jiàn)夾来(lái)保存文(wén)件(jiàn)。接下(xià)来(lái)，笔(bǐ)者(zhě)将詳细(xì)介紹如(rú)何新建一(yī)个(gè)工程。为(wèi)了(le)保存此(cǐ)次(cì)的(de)設計(jì)文(wén)件(jiàn)，在(zài)D盤新建一(yī)个(gè)introtutorial文(wén)件(jiàn)夾。本(běn)次(cì)運行的(de)範例为(wèi)一(yī)个(gè)簡單的(de)双(shuāng)路(lù)燈(dēng)控電(diàn)路(lù)。打(dǎ)開(kāi)Quartus prime软(ruǎn)件(jiàn)後(hòu)将看(kàn)到(dào)類(lèi)似于(yú)图(tú)1.4- 1的(de)画(huà)面(miàn)。此(cǐ)主(zhǔ)界面(miàn)中(zhōng)包(bāo)括若干(gàn)窗(chuāng)口(kǒu)，用(yòng)戶可(kě)使用(yòng)鼠标(biāo)選擇以(yǐ)訪問(wèn)Quartus prime软(ruǎn)件(jiàn)的(de)相關(guān)功能(néng)。Quartus prime提(tí)供的(de)大多(duō)數命令都可(kě)用(yòng)菜單形式来(lái)訪問(wèn)。例如(rú)，在(zài)图(tú)1.4- 1所(suǒ)示的(de)主(zhǔ)界面(miàn)中(zhōng)，左(zuǒ)鍵點(diǎn)擊File标(biāo)签(qiān)，可(kě)打(dǎ)開(kāi)如(rú)图(tú)1.4- 2所(suǒ)示的(de)菜單。用(yòng)左(zuǒ)鍵單擊Exit可(kě)退(tuì)出(chū) Quartus prime软(ruǎn)件(jiàn)。
图(tú)1.4- 1Quartus prime18.1主(zhǔ)界面(miàn)
图(tú)1.4- 2File菜單一(yī)例
对(duì)于(yú)有(yǒu)些命令，需要(yào)連(lián)續訪問(wèn)两(liǎng)个(gè)或(huò)以(yǐ)上(shàng)的(de)菜單才可(kě)以(yǐ)使用(yòng)。
本(běn)教材中(zhōng)涉及(jí)的(de)所(suǒ)有(yǒu)案(àn)例，均是(shì)在(zài)Quartus prime18.1精簡版開(kāi)發(fà)软(ruǎn)件(jiàn)上(shàng)進(jìn)行。其他(tā)版本(běn)的(de)软(ruǎn)件(jiàn)在(zài)界面(miàn)上(shàng)会(huì)略有(yǒu)不(bù)同(tóng)，为(wèi)了(le)避免未知的(de)錯誤，笔(bǐ)者(zhě)建議读(dú)者(zhě)統一(yī)使用(yòng)此(cǐ)版本(běn)。
本(běn)章(zhāng)将介紹Quartusprime软(ruǎn)件(jiàn)的(de)基本(běn)特(tè)征，并展(zhǎn)示如(rú)何使用(yòng)Verilog硬(yìng)件(jiàn)描述語(yǔ)言来(lái)設計(jì)和(hé)实現(xiàn)電(diàn)路(lù)功能(néng)。通(tòng)过(guò)本(běn)章(zhāng)节(jié)的(de)学習，读(dú)者(zhě)将掌握以(yǐ)下(xià)幾(jǐ)方(fāng)面(miàn)的(de)內(nèi)容：
1、新建工程；
2、使用(yòng)Verilog代(dài)碼录(lù)入(rù)設計(jì)；
3、将綜合的(de)電(diàn)路(lù)布(bù)局(jú)到(dào)Altera FPGA ；
4、分(fēn)配電(diàn)路(lù)的(de)輸入(rù)輸出(chū)到(dào)FPGA上(shàng)的(de)指定(dìng)引脚；
5、編程配置教学板上(shàng)的(de)FPGA芯片(piàn)。
按如(rú)下(xià)步驟新建工程：
1. 選擇File>New Project Wizard，以(yǐ)打(dǎ)開(kāi)图(tú)1.4-3所(suǒ)示窗(chuāng)口(kǒu)，可(kě)通(tòng)过(guò)勾選Don't show methis introduction again跳过(guò)此(cǐ)窗(chuāng)口(kǒu)步驟。随後(hòu)單擊Next，此(cǐ)时(shí)会(huì)出(chū)現(xiàn)图(tú)1.4-4所(suǒ)示窗(chuāng)口(kǒu)。
图(tú)1.4- 3引導的(de)任务顯示
图(tú)1.4- 4創建新的(de)工程
2. 工程保存在(zài)新建的(de)工作文(wén)件(jiàn)夾introtutorial下(xià)（读(dú)者(zhě)也(yě)可(kě)以(yǐ)使用(yòng)自(zì)己設定(dìng)的(de)文(wén)件(jiàn)夾），工程必須有(yǒu)一(yī)个(gè)名字(zì)，通(tòng)常情(qíng)況下(xià)工程名與(yǔ)頂层設計(jì)实體(tǐ)的(de)名字(zì)相同(tóng)。如(rú)图(tú)1.4-4所(suǒ)示，選擇light作为(wèi)工程名和(hé)頂层实體(tǐ)名。單擊Next。因(yīn)为(wèi)還(huán)未創建introtutorial文(wén)件(jiàn)夾，Quartus prime会(huì)弹出(chū)一(yī)个(gè)对(duì)話(huà)框，詢問(wèn)是(shì)否新建所(suǒ)需文(wén)件(jiàn)夾，如(rú)图(tú)1.4-5所(suǒ)示。單擊Yes後(hòu)将会(huì)出(chū)現(xiàn)图(tú)1.4-6所(suǒ)示的(de)窗(chuāng)口(kǒu)。
图(tú)1.4- 5提(tí)示創建文(wén)件(jiàn)夾
图(tú)1.4- 6工程類(lèi)型
图(tú)1.4- 7添加用(yòng)戶指定(dìng)設計(jì)文(wén)件(jiàn)
3. 如(rú)果(guǒ)沒(méi)有(yǒu)已存在(zài)的(de)設計(jì)文(wén)件(jiàn)，單擊Next，将会(huì)打(dǎ)開(kāi)如(rú)图(tú)1.4-8所(suǒ)示的(de)界面(miàn)。
图(tú)1.4- 8選擇器件(jiàn)家(jiā)族和(hé)指定(dìng)的(de)器件(jiàn)
4. 教学板采用(yòng)的(de)器件(jiàn)为(wèi)Cyclone ⅣE EP4CE15F23C8。此(cǐ)处選擇Cyclone ⅣE器件(jiàn)家(jiā)族。單擊Next後(hòu)出(chū)現(xiàn)图(tú)1.4-9所(suǒ)示界面(miàn)，在(zài)此(cǐ)界面(miàn)下(xià)選定(dìng)第(dì)三(sān)方(fāng)EDA仿真(zhēn)工具，并選擇硬(yìng)件(jiàn)描述語(yǔ)言为(wèi)Verilog HDL。
图(tú)1.4- 9指定(dìng)第(dì)三(sān)方(fāng)EDA工具和(hé)Verilog HDL
5. 用(yòng)戶可(kě)指定(dìng)一(yī)些第(dì)三(sān)方(fāng)EDA工具。不(bù)改變(biàn)默認，随後(hòu)單擊Next，出(chū)現(xiàn)图(tú)1.4-10所(suǒ)示窗(chuāng)口(kǒu)。
图(tú)1.4- 10工程設置總(zǒng)覽
6. 設置總(zǒng)覽如(rú)图(tú)1.4-10所(suǒ)示。單擊Finish，返回(huí)Quartus prime主(zhǔ)體(tǐ)窗(chuāng)口(kǒu)。标(biāo)題(tí)欄将顯示light工程，如(rú)图(tú)1.4-11所(suǒ)示。
图(tú)1.4- 11Quartus prime顯示已建工程
至(zhì)此(cǐ)，一(yī)个(gè)工程新建完畢，接下(xià)来(lái)将進(jìn)入(rù)邏輯代(dài)碼的(de)設計(jì)。
以(yǐ)双(shuāng)路(lù)的(de)燈(dēng)控電(diàn)路(lù)作为(wèi)一(yī)个(gè)設計(jì)範例，其數字(zì)邏輯如(rú)图(tú)1.4-12所(suǒ)示。此(cǐ)燈(dēng)可(kě)由(yóu)x1和(hé)x2两(liǎng)个(gè)按鍵共(gòng)同(tóng)控制，當按鍵按下(xià)表(biǎo)示为(wèi)邏輯0，其真(zhēn)值表(biǎo)也(yě)同(tóng)时(shí)在(zài)图(tú)中(zhōng)給(gěi)出(chū)。注意(yì)輸入(rù)x1和(hé)x2是(shì)异(yì)或(huò)的(de)關(guān)系(xì)，但是(shì)在(zài)設計(jì)中(zhōng)仍然用(yòng)最(zuì)簡單的(de)與(yǔ)或(huò)非(fēi)門(mén)来(lái)顯示。
图(tú)1.4- 12燈(dēng)控電(diàn)路(lù)
将上(shàng)面(miàn)的(de)數字(zì)邏輯用(yòng)硬(yìng)件(jiàn)描述語(yǔ)言Verilog代(dài)碼来(lái)描述。注意(yì)，此(cǐ)模块(kuài)的(de)名稱仍为(wèi) light，其與(yǔ)图(tú)1.4-4所(suǒ)示的(de)名稱一(yī)致(zhì)。可(kě)以(yǐ)使用(yòng)任何可(kě)存儲ASCprime碼的(de)文(wén)本(běn)編輯器或(huò)者(zhě)使用(yòng)Quartus prime自(zì)带(dài)的(de)編輯器進(jìn)行該代(dài)碼的(de)編輯。當然，理論上(shàng)模块(kuài)的(de)名稱可(kě)以(yǐ)任意(yì)設定(dìng)，此(cǐ)处設計(jì)的(de)名稱與(yǔ)頂层Verilog模块(kuài)的(de)名稱一(yī)致(zhì)是(shì)設計(jì)的(de)慣例。文(wén)件(jiàn)名稱必須带(dài).v擴展(zhǎn)名用(yòng)以(yǐ)指示此(cǐ)文(wén)件(jiàn)为(wèi) Verilog文(wén)件(jiàn)。綜上(shàng)所(suǒ)述，本(běn)模块(kuài)使用(yòng)light.v这(zhè)一(yī)名稱。
图(tú)1.4- 13图(tú)1.4-12所(suǒ)示電(diàn)路(lù)的(de)Verilog代(dài)碼
本(běn)节(jié)将展(zhǎn)示如(rú)何使用(yòng)Quartus prime软(ruǎn)件(jiàn)中(zhōng)的(de)文(wén)本(běn)編輯器。喜欢使用(yòng)其他(tā)文(wén)本(běn)編輯器来(lái)創建Verilog源文(wén)件(jiàn)的(de)读(dú)者(zhě)可(kě)以(yǐ)跳过(guò)此(cǐ)节(jié)。
首先(xiān)選擇File>New打(dǎ)開(kāi)图(tú)1.4-14所(suǒ)示窗(chuāng)口(kǒu)，選擇 Verilog HDL File後(hòu)單擊OK，打(dǎ)開(kāi)文(wén)本(běn)編輯器窗(chuāng)口(kǒu)。第(dì)一(yī)步是(shì)指定(dìng)所(suǒ)創建的(de)文(wén)件(jiàn)的(de)名稱。選擇File>Save As，打(dǎ)開(kāi)图(tú)1.4-15所(suǒ)示的(de)对(duì)話(huà)框来(lái)命名并保存文(wén)件(jiàn)。選擇存儲類(lèi)型为(wèi)Verilog HDL File，填写文(wén)件(jiàn)名稱为(wèi)light.v。單擊Save，打(dǎ)開(kāi)图(tú)1.4-16所(suǒ)示窗(chuāng)口(kǒu)，在(zài)文(wén)本(běn)編輯界面(miàn)中(zhōng)輸入(rù)上(shàng)图(tú)中(zhōng)的(de)代(dài)碼，輸入(rù)完畢後(hòu)使用(yòng)快(kuài)捷鍵Ctrl+S保存該文(wén)件(jiàn)。
图(tú)1.4- 14選擇新建的(de)文(wén)件(jiàn)類(lèi)型
图(tú)1.4- 15命名文(wén)件(jiàn)
图(tú)1.4- 16文(wén)本(běn)編輯器窗(chuāng)口(kǒu)
3.2.2使用(yòng)GVIM編輯器
在(zài)上(shàng)一(yī)节(jié)，笔(bǐ)者(zhě)为(wèi)大家(jiā)詳细(xì)介紹了(le)使用(yòng)官方(fāng)文(wén)本(běn)編輯器来(lái)編写Verilog代(dài)碼的(de)方(fāng)法。事(shì)实上(shàng)，也(yě)可(kě)以(yǐ)選擇使用(yòng)其他(tā)文(wén)本(běn)編輯工具来(lái)提(tí)高(gāo)編写、修改代(dài)碼的(de)效率。笔(bǐ)者(zhě)按照个(gè)人(rén)的(de)使用(yòng)習慣在(zài)此(cǐ)推薦一(yī)款文(wén)本(běn)編輯器GVIM，并展(zhǎn)示如(rú)何使用(yòng)該软(ruǎn)件(jiàn)来(lái)設計(jì)Verilog代(dài)碼。
首先(xiān)，打(dǎ)開(kāi)GVIM软(ruǎn)件(jiàn)，打(dǎ)開(kāi)文(wén)件(jiàn)>另(lìng)存为(wèi)。在(zài)弹出(chū)的(de)图(tú)1.4-17界面(miàn)中(zhōng)将文(wén)件(jiàn)名写为(wèi).v格式，表(biǎo)示創建一(yī)个(gè)Verilog語(yǔ)言設計(jì)文(wén)本(běn)。这(zhè)樣(yàng)在(zài)創建的(de)文(wén)本(běn)編輯界面(miàn)中(zhōng)，会(huì)高(gāo)亮(liàng)顯示Verilog語(yǔ)法中(zhōng)的(de)一(yī)些關(guān)鍵字(zì)。在(zài)此(cǐ)文(wén)本(běn)編輯界面(miàn)中(zhōng)对(duì)案(àn)例中(zhōng)的(de)代(dài)碼進(jìn)行編写，如(rú)图(tú)1.4-18所(suǒ)示。
图(tú)1.4- 17将文(wén)件(jiàn)名保存为(wèi).v後(hòu)綴
图(tú)1.4- 18使用(yòng)GVIM編写案(àn)例中(zhōng)的(de)代(dài)碼
該软(ruǎn)件(jiàn)在(zài)使用(yòng)中(zhōng)還(huán)有(yǒu)许多(duō)使用(yòng)技巧，在(zài)下(xià)面(miàn)的(de)章(zhāng)节(jié)中(zhōng)針(zhēn)对(duì)软(ruǎn)件(jiàn)的(de)使用(yòng)会(huì)進(jìn)行詳细(xì)介紹。
一(yī)个(gè)工程中(zhōng)可(kě)以(yǐ)包(bāo)含许多(duō)个(gè)模块(kuài)，每个(gè)模块(kuài)又可(kě)以(yǐ)保存为(wèi)一(yī)个(gè)独立的(de)文(wén)件(jiàn)。正(zhèng)如(rú)图(tú)1.4-7所(suǒ)讨論的(de)那(nà)樣(yàng)，設計(jì)师(shī)可(kě)以(yǐ)告訴Quartus prime软(ruǎn)件(jiàn)哪些文(wén)件(jiàn)是(shì)當前(qián)工程的(de)一(yī)部(bù)分(fēn)。在(zài)前(qián)面(miàn)的(de)案(àn)例中(zhōng)如(rú)果(guǒ)要(yào)查看(kàn)當前(qián)light工程中(zhōng)已包(bāo)含的(de)文(wén)件(jiàn)列表(biǎo)，可(kě)以(yǐ)選擇Assignment>Setting>File，随後(hòu)可(kě)以(yǐ)打(dǎ)開(kāi)图(tú)1.4-17所(suǒ)示界面(miàn)。另(lìng)外(wài)一(yī)个(gè)操作方(fāng)法是(shì)選擇 Project>Add/Remove Files in Project。
使用(yòng)Quartus prime文(wén)本(běn)編輯器創建文(wén)件(jiàn)时(shí)勾選Add file to current project選項，所(suǒ)創建文(wén)件(jiàn)即可(kě)自(zì)動(dòng)加入(rù)到(dào)工程文(wén)件(jiàn)列表(biǎo)。如(rú)果(guǒ)使用(yòng)的(de)不(bù)是(shì)Quartus prime自(zì)带(dài)的(de)文(wén)本(běn)編輯器，那(nà)麼(me)在(zài)打(dǎ)開(kāi)图(tú)1.4-19所(suǒ)示的(de)界面(miàn)查看(kàn)列表(biǎo)中(zhōng)的(de)文(wén)件(jiàn)时(shí)，列表(biǎo)中(zhōng)沒(méi)有(yǒu)所(suǒ)創建的(de)文(wén)件(jiàn)，此(cǐ)时(shí)必須手(shǒu)動(dòng)添加文(wén)件(jiàn)到(dào)工程文(wén)件(jiàn)列表(biǎo)中(zhōng)。具體(tǐ)操作方(fāng)法为(wèi)：單擊图(tú)1.4-19中(zhōng) File Name方(fāng)框後(hòu)的(de)按鈕，弹出(chū)图(tú)1.4-20所(suǒ)示对(duì)話(huà)框，選擇light.v後(hòu)單擊Open即可(kě)将該文(wén)件(jiàn)添加到(dào)工程文(wén)件(jiàn)列表(biǎo)中(zhōng)。此(cǐ)时(shí)再次(cì)查看(kàn)图(tú)1.4-19界面(miàn)，可(kě)以(yǐ)看(kàn)到(dào)所(suǒ)添加的(de)文(wén)件(jiàn)已經(jīng)進(jìn)入(rù)文(wén)件(jiàn)列表(biǎo)。需要(yào)注意(yì)的(de)是(shì)，在(zài)大多(duō)數案(àn)例中(zhōng)Quartus prime软(ruǎn)件(jiàn)可(kě)根(gēn)據(jù)各(gè)个(gè)实體(tǐ)自(zì)動(dòng)找(zhǎo)到(dào)正(zhèng)确的(de)文(wén)件(jiàn)，即使沒(méi)有(yǒu)将文(wén)件(jiàn)添加到(dào)工程中(zhōng)也(yě)沒(méi)有(yǒu)問(wèn)題(tí)。然而(ér)，对(duì)于(yú)包(bāo)含许多(duō)文(wén)件(jiàn)的(de)複雜工程，将所(suǒ)需文(wén)件(jiàn)按照上(shàng)述方(fāng)法一(yī)个(gè)个(gè)添加到(dào)工程中(zhōng)去(qù)是(shì)一(yī)个(gè)很好(hǎo)的(de)設計(jì)慣例。
图(tú)1.4- 19設置窗(chuāng)口(kǒu)
图(tú)1.4- 20選擇文(wén)件(jiàn)
3.3 編譯設計(jì)電(diàn)路(lù)
設計(jì)完整个(gè)工程之後(hòu)，要(yào)經(jīng)过(guò)Quartus prime软(ruǎn)件(jiàn)中(zhōng)幾(jǐ)个(gè)工具的(de)处理，分(fēn)别是(shì)分(fēn)析代(dài)碼、綜合電(diàn)路(lù)以(yǐ)及(jí)生(shēng)成(chéng)目标(biāo)芯片(piàn)的(de)实現(xiàn)內(nèi)容。这(zhè)些應(yìng)用(yòng)工具被(bèi)聚集在(zài)一(yī)起，統稱为(wèi)編譯器。
選擇Processing>StartCompilation運行編譯器，或(huò)者(zhě)單擊 按鈕運行。在(zài)編譯过(guò)程中(zhōng)，Quartus prime的(de)左(zuǒ)邊(biān)会(huì)顯示編譯的(de)進(jìn)度(dù)过(guò)程。當進(jìn)度(dù)到(dào)达(dá)100%即表(biǎo)示編譯成(chéng)功。
當編譯成(chéng)功後(hòu)，可(kě)以(yǐ)通(tòng)过(guò) 按鈕手(shǒu)動(dòng)打(dǎ)開(kāi)編譯報告。
图(tú)1.4- 21編譯通(tòng)过(guò)时(shí)的(de)報告
在(zài)此(cǐ)窗(chuāng)口(kǒu)的(de)左(zuǒ)面(miàn)列出(chū)了(le)许多(duō)信(xìn)息的(de)列表(biǎo)，其中(zhōng)比較有(yǒu)價值的(de)信(xìn)息是(shì)此(cǐ)工程使用(yòng)的(de)芯片(piàn)資源情(qíng)況。如(rú)图(tú)1.4-21所(suǒ)示，本(běn)工程使用(yòng)到(dào)了(le)1个(gè)邏輯單元(yuán)（LE）和(hé)3个(gè)引脚資源。
在(zài)編譯期(qī)間(jiān)，Quartus prime在(zài)消息窗(chuāng)口(kǒu)会(huì)顯示生(shēng)成(chéng)的(de)消息。如(rú)果(guǒ)此(cǐ)工程編譯通(tòng)过(guò)，其中(zhōng)一(yī)条(tiáo)消息会(huì)顯示編譯成(chéng)功，沒(méi)有(yǒu)産生(shēng)錯誤。
如(rú)果(guǒ)工程編譯不(bù)通(tòng)过(guò)，那(nà)麼(me)就(jiù)代(dài)表(biǎo)設計(jì)的(de)Verilog代(dài)碼中(zhōng)至(zhì)少(shǎo)有(yǒu)一(yī)个(gè)或(huò)以(yǐ)上(shàng)錯誤。在(zài)这(zhè)種(zhǒng)情(qíng)況下(xià)與(yǔ)代(dài)碼中(zhōng)錯誤对(duì)應(yìng)的(de)消息就(jiù)会(huì)在(zài)消息窗(chuāng)口(kǒu)顯示。双(shuāng)擊某条(tiáo)錯誤信(xìn)息，該信(xìn)息将会(huì)滾動(dòng)顯示完整并且打(dǎ)開(kāi)Quartus prime自(zì)带(dài)文(wén)本(běn)編譯器，将Verilog代(dài)碼中(zhōng)处出(chū)現(xiàn)錯誤的(de)地(dì)方(fāng)高(gāo)亮(liàng)顯示。類(lèi)似的(de)，編譯器也(yě)会(huì)顯示许多(duō)警告消息，同(tóng)樣(yàng)的(de)方(fāng)法也(yě)适用(yòng)于(yú)查看(kàn)完整的(de)警告消息。如(rú)果(guǒ)想(xiǎng)獲取(qǔ)針(zhēn)对(duì)于(yú)某条(tiáo)錯誤或(huò)警告消息的(de)更(gèng)多(duō)報告信(xìn)息，可(kě)選住此(cǐ)報告後(hòu)按F1功能(néng)鍵即可(kě)進(jìn)行查看(kàn)。
为(wèi)了(le)演示上(shàng)述的(de)現(xiàn)象(xiàng)，将模块(kuài)light.v的(de)最(zuì)後(hòu)一(yī)行改成(chéng)endmodules後(hòu)重(zhòng)新進(jìn)行編譯。Quartus prime弹出(chū)对(duì)話(huà)框，顯示編譯不(bù)通(tòng)过(guò)，編譯報告如(rú)图(tú)1.4-22所(suǒ)示，單擊OK以(yǐ)确認。在(zài)消息窗(chuāng)口(kǒu)單擊Error标(biāo)签(qiān)，顯示图(tú)1.4-23所(suǒ)示消息。双(shuāng)擊第(dì)一(yī)条(tiáo)錯誤信(xìn)息後(hòu)Quartus prime文(wén)本(běn)編輯器打(dǎ)開(kāi)light.v模块(kuài)，可(kě)以(yǐ)看(kàn)出(chū)最(zuì)後(hòu)一(yī)行被(bèi)高(gāo)亮(liàng)顯示，如(rú)图(tú)1.4-24所(suǒ)示。修正(zhèng)代(dài)碼後(hòu)重(zhòng)新進(jìn)行編譯，此(cǐ)时(shí)工程編譯可(kě)以(yǐ)通(tòng)过(guò)。
图(tú)1.4- 22編譯不(bù)通(tòng)过(guò)时(shí)的(de)報告
图(tú)1.4- 23錯誤信(xìn)息
图(tú)1.4- 24指示錯誤代(dài)碼的(de)位置
3.4 引脚分(fēn)配
使用(yòng)開(kāi)發(fà)板上(shàng)的(de)LED6(連(lián)接的(de)信(xìn)号(hào)線(xiàn)为(wèi)LED1_NET)代(dài)表(biǎo)f，sw0和(hé)sw1分(fēn)别代(dài)表(biǎo)x1和(hé)x2，所(suǒ)需引脚如(rú)图(tú)1.4-25所(suǒ)示。選擇Assignments>PinPlanner（或(huò)單擊按鈕），打(dǎ)開(kāi)图(tú)1.4-26所(suǒ)示窗(chuāng)口(kǒu)，在(zài)下(xià)方(fāng)Location下(xià)面(miàn)輸入(rù)要(yào)配置的(de)引脚信(xìn)息。
图(tú)1.4- 25所(suǒ)需引脚原理图(tú)
图(tú)1.4- 26引脚分(fēn)配
引脚分(fēn)配完畢之後(hòu)，需要(yào)重(zhòng)新進(jìn)行一(yī)次(cì)全(quán)編譯。當全(quán)編譯通(tòng)过(guò)後(hòu)Quartus prime软(ruǎn)件(jiàn)即可(kě)生(shēng)成(chéng)可(kě)以(yǐ)燒录(lù)到(dào)FPGA中(zhōng)的(de)配置文(wén)件(jiàn)。将下(xià)载器USB-Blaster與(yǔ)FPGA開(kāi)發(fà)板進(jìn)行連(lián)接，打(dǎ)開(kāi)FPGA開(kāi)發(fà)板電(diàn)源後(hòu)回(huí)到(dào)Quartus prime主(zhǔ)界面(miàn)，選擇Tools>Progrmmer或(huò)單擊 按鈕，打(dǎ)開(kāi)图(tú)1.4-27所(suǒ)示窗(chuāng)口(kǒu)，選擇配置模式Mode为(wèi)JTAG。在(zài)缺省(shěng)情(qíng)況下(xià)，USB-Blaster沒(méi)有(yǒu)被(bèi)選中(zhōng)，單擊HardwareSetup按鈕，在(zài)弹出(chū)的(de)窗(chuāng)口(kǒu)選擇USB-Blaster即可(kě)選定(dìng)下(xià)载器，如(rú)图(tú)1.4-28所(suǒ)示，單擊Close完成(chéng)配置并退(tuì)出(chū)。
图(tú)1.4- 27程序燒录(lù)窗(chuāng)口(kǒu)
图(tú)1.4- 28硬(yìng)件(jiàn)設置窗(chuāng)口(kǒu)
如(rú)图(tú)1.4-29所(suǒ)示，待燒录(lù)進(jìn)FPGA的(de)配置文(wén)件(jiàn)light.sof已被(bèi)列入(rù)窗(chuāng)口(kǒu)。如(rú)果(guǒ)該文(wén)件(jiàn)沒(méi)有(yǒu)列入(rù)窗(chuāng)口(kǒu)，則單擊Add File手(shǒu)動(dòng)選擇燒录(lù)文(wén)件(jiàn)light.sof加入(rù)。該文(wén)件(jiàn)是(shì)一(yī)个(gè)由(yóu)編譯器的(de)彙編模块(kuài)生(shēng)成(chéng)的(de)二(èr)進(jìn)制文(wén)件(jiàn)，其包(bāo)含配置FPGA器件(jiàn)的(de)數據(jù)。其中(zhōng)，.sof文(wén)件(jiàn)後(hòu)綴表(biǎo)示 SRAM目标(biāo)文(wén)件(jiàn)（SRAM Object File）。選中(zhōng)的(de)器件(jiàn)为(wèi)EP4CE15F23，勾選Program/Configure選項，單擊 Start開(kāi)始下(xià)载。
图(tú)1.4- 29下(xià)载SRAM目标(biāo)文(wén)件(jiàn)
注意(yì)，在(zài)使用(yòng)前(qián)需要(yào)安(ān)裝(zhuāng)下(xià)载器的(de)驅動(dòng)程序。
USB-Blaster用(yòng)戶，請參考http://www.altera.com.cn/literature/ug/ug_usb_blstr.pdf
Byte-Blaste-rprime用(yòng)戶，請參考http://www.altera.com.cn/literature/ug/ug_bbprime.pdf
Ethernet-Blaster用(yòng)戶，請參考http://www.altera.com.cn/literature/ug/ug_ebcc.pdf
下(xià)载完畢後(hòu)即可(kě)進(jìn)行電(diàn)路(lù)的(de)测試，利用(yòng)sw0和(hé)sw1輸入(rù)所(suǒ)有(yǒu)可(kě)能(néng)值，观察LED亮(liàng)滅是(shì)否和(hé)預期(qī)保持(chí)一(yī)致(zhì)。如(rú)果(guǒ)與(yǔ)預期(qī)不(bù)致(zhì)，那(nà)麼(me)就(jiù)需要(yào)去(qù)定(dìng)位問(wèn)題(tí)，此(cǐ)时(shí)将使用(yòng)到(dào)SINGNALTAP工具，具體(tǐ)使用(yòng)方(fāng)法請參照下(xià)一(yī)章(zhāng)內(nèi)容。
3.7 固化(huà)程序
将.sof格式的(de)配置文(wén)件(jiàn)燒录(lù)到(dào)FPGA中(zhōng)後(hòu)，FPGA无法完成(chéng)配置文(wén)件(jiàn)的(de)保存，在(zài)下(xià)一(yī)次(cì)上(shàng)電(diàn)的(de)时(shí)候，FPGA內(nèi)部(bù)仍为(wèi)空白。如(rú)果(guǒ)不(bù)希望每次(cì)上(shàng)電(diàn)後(hòu)再次(cì)手(shǒu)動(dòng)的(de)将配置文(wén)件(jiàn)燒录(lù)到(dào)FPGA芯片(piàn)內(nèi)部(bù)，可(kě)以(yǐ)通(tòng)过(guò)程序固化(huà)的(de)方(fāng)式，将配置文(wén)件(jiàn)燒录(lù)到(dào)FPGA芯片(piàn)外(wài)部(bù)掉電(diàn)不(bù)丢失數據(jù)的(de)Flash存儲器中(zhōng)。这(zhè)樣(yàng)在(zài)每次(cì)上(shàng)電(diàn)的(de)时(shí)候便可(kě)以(yǐ)自(zì)動(dòng)的(de)完成(chéng)配置，外(wài)部(bù)存儲器就(jiù)会(huì)自(zì)動(dòng)的(de)将配置文(wén)件(jiàn)下(xià)载到(dào)FPGA中(zhōng)。下(xià)面(miàn)笔(bǐ)者(zhě)来(lái)介紹一(yī)下(xià)程序固化(huà)的(de)具體(tǐ)步驟。
首先(xiān)，打(dǎ)開(kāi)File>ConvertProgramming File，在(zài)Programming file type選項中(zhōng)選擇.jic文(wén)件(jiàn)格式。
图(tú)1.4- 30更(gèng)改燒录(lù)文(wén)件(jiàn)類(lèi)型
如(rú)图(tú)1.4-30所(suǒ)示，将待燒录(lù)文(wén)件(jiàn)類(lèi)型更(gèng)改为(wèi).jic格式後(hòu)，在(zài)Configuration Device選項中(zhōng)選擇設備配置为(wèi)EPCS64，在(zài)Input files to convert 欄中(zhōng)，選擇Flash Loader後(hòu)點(diǎn)擊Add Device按鈕。随後(hòu)選擇FPGA器件(jiàn)型号(hào)，選擇芯片(piàn)型号(hào)为(wèi)EP4CE15，弹出(chū)如(rú)图(tú)1.4-31所(suǒ)示窗(chuāng)口(kǒu)後(hòu)點(diǎn)擊OK。
图(tú)1.4- 31为(wèi)FPGA芯片(piàn)加载外(wài)部(bù)Flash
接下(xià)来(lái)需要(yào)将.sof配置文(wén)件(jiàn)轉(zhuǎn)为(wèi).jic格式，點(diǎn)擊SOF Data，如(rú)图(tú)1.4-32所(suǒ)示，選擇相應(yìng)的(de).sof配置文(wén)件(jiàn)。點(diǎn)擊Generate按鈕，生(shēng)成(chéng).jic文(wén)件(jiàn)。
图(tú)1.4- 32轉(zhuǎn)換.jic格式配置文(wén)件(jiàn)
回(huí)到(dào)Programmer界面(miàn)，點(diǎn)擊Add File按鈕，在(zài)文(wén)件(jiàn)夾下(xià)選擇相應(yìng)的(de).jic文(wén)件(jiàn)。如(rú)图(tú)1.4-32所(suǒ)示，将該文(wén)件(jiàn)加入(rù)之後(hòu)在(zài)界面(miàn)上(shàng)将.sof格式文(wén)件(jiàn)（通(tòng)常情(qíng)況下(xià)在(zài)第(dì)一(yī)行）取(qǔ)消勾選，在(zài)名稱含有(yǒu).jic的(de)文(wén)件(jiàn)選項中(zhōng)，勾選以(yǐ)下(xià)幾(jǐ)个(gè)選項：Program/configure，Verify，Blank-Check。勾選Program/configure时(shí)其他(tā)文(wén)件(jiàn)的(de)該選項也(yě)会(huì)自(zì)動(dòng)勾選。
图(tú)1.4- 33選擇固化(huà)配置文(wén)件(jiàn)
随後(hòu)點(diǎn)擊Start按鈕，進(jìn)行程序固化(huà)。
