本(běn)文(wén)为(wèi)明(míng)德揚原創文(wén)章(zhāng)，轉(zhuǎn)载請注明(míng)出(chū)处！
今天(tiān)分(fēn)享基于(yú)Altera的(de)光(guāng)纤口(kǒu)通(tòng)訊工程的(de)IP核配置，本(běn)工程实現(xiàn)了(le)四(sì)个(gè)速率都是(shì)3.125Gbps的(de)光(guāng)纤口(kǒu)通(tòng)訊。
一(yī)、打(dǎ)開(kāi)或(huò)新建工程
使用(yòng)软(ruǎn)件(jiàn)“Quartus 18版本(běn)”打(dǎ)開(kāi)光(guāng)纤工程，这(zhè)里(lǐ)我(wǒ)選擇的(de)是(shì)明(míng)德揚的(de)工程，芯片(piàn)型号(hào)是(shì)10AX027H4F34I3SG,大家(jiā)做的(de)时(shí)候可(kě)以(yǐ)新建任意(yì)工程。
二(èr)、配置IP核
在(zài)本(běn)工程里(lǐ)，我(wǒ)们(men)需要(yào)給(gěi)工程配置三(sān)个(gè)IP核，分(fēn)别是(shì)：ATX_PLL、PHY_RESET以(yǐ)及(jí)光(guāng)纤的(de)IP核native_phy。
1. 配置IP核ATX_PLL
在(zài)工程界面(miàn)的(de)右(yòu)邊(biān)搜索“pll”，双(shuāng)擊選擇“Transceiver ATX PLL Intel Arria 10 FPGA IP”（如(rú)下(xià)图(tú)所(suǒ)示）。
然後(hòu)出(chū)現(xiàn)如(rú)下(xià)界面(miàn)，檢查一(yī)下(xià)芯片(piàn)的(de)系(xì)列和(hé)型号(hào)是(shì)否正(zhèng)确，點(diǎn)擊“OK”确認。
在(zài)ATX_PLL IP核配置界面(miàn)，選擇页(yè)面(miàn)“PLL”，在(zài)“Output Frequency”選項下(xià)的(de)“PLL integer reference clock frequency”選擇为(wèi)“100.0”；并且配置“PLL output frequency”和(hé)“PLL output datarate”相關(guān)參數，然後(hòu)點(diǎn)擊“Finish”。
弹出(chū)确認的(de)界面(miàn)如(rú)下(xià)，點(diǎn)擊“Yes” 添加進(jìn)工程：
2. 配置IP核PHY_RESET
關(guān)于(yú)IP核PHY_RESET的(de)配置：在(zài)工程界面(miàn)的(de)右(yòu)邊(biān)搜索“reset”，双(shuāng)擊選擇“Transceiver PHY Reset Controller”（如(rú)下(xià)图(tú)所(suǒ)示）。
然後(hòu)出(chū)現(xiàn)如(rú)下(xià)界面(miàn)，檢查一(yī)下(xià)芯片(piàn)的(de)系(xì)列和(hé)型号(hào)是(shì)否正(zhèng)确，點(diǎn)擊“OK”确認。
在(zài)PHY_RESET IP核配置界面(miàn)，在(zài)“General Options”選項“Input clock frequency”配置为(wèi)“100.0”；在(zài)“TX Channel”選項下(xià)“tx_analogreset duration”和(hé)“tx_digitalreset duration”都配置为(wèi)“70000”；在(zài)在(zài)“RX Channel”選項下(xià)“rx_analogreset duration”配置为(wèi)“70000”，然後(hòu)點(diǎn)擊“Finish”。
弹出(chū)界面(miàn)如(rú)下(xià)，點(diǎn)擊“Close”à“是(shì)”à“Generate”à“Finish”确認。
弹出(chū)确認的(de)界面(miàn)如(rú)下(xià)，點(diǎn)擊“Yes” 添加進(jìn)工程：
3. 配置IP核native_phy
關(guān)于(yú)光(guāng)纤IP核native_phy的(de)配置：在(zài)工程界面(miàn)的(de)右(yòu)邊(biān)搜索“nati”，双(shuāng)擊選擇“Transceiver Native PHY Intel Arria 10 FPGA IP”（如(rú)下(xià)图(tú)所(suǒ)示）。
然後(hòu)出(chū)現(xiàn)如(rú)下(xià)界面(miàn)，檢查一(yī)下(xià)芯片(piàn)的(de)系(xì)列和(hé)型号(hào)是(shì)否正(zhèng)确，點(diǎn)擊“OK”确認。
在(zài)Native PHY IP核配置界面(miàn)，在(zài)“Datapath Options”à “Data rate”配置为(wèi)“1250”，與(yǔ)ATX_PLL配置的(de)速率一(yī)致(zhì)；選擇“RX PMA”页(yè)面(miàn) à“Selected CDR reference clock frequency”選擇为(wèi)“100.000000”，與(yǔ)外(wài)部(bù)電(diàn)路(lù)时(shí)鐘(zhōng)一(yī)致(zhì)；在(zài)右(yòu)下(xià)角(jiǎo)“Presets”页(yè)面(miàn) à“Library”à選擇通(tòng)訊協議“GIGE-1.25Gbps”，然後(hòu)點(diǎn)擊“Finish”。
弹出(chū)界面(miàn)如(rú)下(xià)，點(diǎn)擊“Close”à“是(shì)”à“Generate”à“Close”确認。
弹出(chū)确認的(de)界面(miàn)如(rú)下(xià)，點(diǎn)擊“Yes” 添加進(jìn)工程：
三(sān)、确認是(shì)否成(chéng)功
返回(huí)“Project Navigator”界面(miàn) à 選擇“Files”，能(néng)够清(qīng)楚的(de)看(kàn)到(dào)刚刚配置好(hǎo)的(de)IP核都添加進(jìn)工程里(lǐ)了(le)（如(rú)下(xià)图(tú)所(suǒ)示）。
以(yǐ)上(shàng)就(jiù)是(shì)基于(yú)Altera的(de)IP核配置的(de)具體(tǐ)操作，如(rú)有(yǒu)不(bù)明(míng)白的(de)地(dì)方(fāng)可(kě)以(yǐ)加我(wǒ)的(de)QQ：1479512800，共(gòng)同(tóng)讨論，期(qī)待與(yǔ)大家(jiā)一(yī)起探讨進(jìn)步!
