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如(rú)果(guǒ)同(tóng)学们(men)的(de)問(wèn)題(tí)我(wǒ)们(men)帖子里(lǐ)面(miàn)沒(méi)有(yǒu)的(de)請第(dì)一(yī)时(shí)間(jiān)聯系(xì)我(wǒ)微信(xìn)同(tóng)步:18022859964江老(lǎo)师(shī),我(wǒ)们(men)对(duì)新問(wèn)題(tí)進(jìn)行補充!
【問(wèn)題(tí)1】FPGA是(shì)否和(hé)ARM一(yī)樣(yàng),包(bāo)含了(le)IIC、SPI、CPU等功能(néng)? 答(dá):FPGA芯片(piàn)相當于(yú)一(yī)张(zhāng)白紙(zhǐ),設計(jì)师(shī)可(kě)以(yǐ)在(zài)FPGA里(lǐ)面(miàn)实現(xiàn)任意(yì)功能(néng),包(bāo)括IIC、SPI和(hé)CPU等,都可(kě)以(yǐ)設計(jì)出(chū)来(lái)。 但注意(yì),这(zhè)功能(néng)是(shì)要(yào)設計(jì)出(chū)来(lái)的(de),它(tā)本(běn)身(shēn)是(shì)沒(méi)有(yǒu)这(zhè)功能(néng)的(de)。 【問(wèn)題(tí)2】老(lǎo)师(shī)請問(wèn)如(rú)何查看(kàn)程序在(zài)開(kāi)發(fà)版上(shàng)的(de)運行时(shí)間(jiān),不(bù)然怎麼(me)说(shuō)FPGA的(de)速度(dù)快(kuài)? 答(dá):FPGA的(de)運行时(shí)間(jiān),不(bù)是(shì)看(kàn)“程序的(de)綜合編譯时(shí)間(jiān)”,也(yě)不(bù)是(shì)像软(ruǎn)件(jiàn)那(nà)樣(yàng)看(kàn)“看(kàn)程序的(de)執行时(shí)間(jiān)”, 而(ér)是(shì)應(yìng)該像硬(yìng)件(jiàn)那(nà)樣(yàng),看(kàn)“數據(jù)進(jìn)来(lái)到(dào)數據(jù)出(chū)去(qù)的(de)时(shí)間(jiān)”。这(zhè)个(gè)时(shí)間(jiān),可(kě)以(yǐ)通(tòng)过(guò)仿真(zhēn)来(lái)看(kàn)到(dào)。 【問(wèn)題(tí)3】FPGA的(de)輸出(chū)管(guǎn)脚,支持(chí)多(duō)種(zhǒng)管(guǎn)脚标(biāo)準吗?可(kě)以(yǐ)支持(chí)不(bù)同(tóng)電(diàn)平吗?電(diàn)平是(shì)由(yóu)谁決定(dìng)的(de)? 答(dá):FPGA支持(chí)多(duō)種(zhǒng)電(diàn)平輸出(chū),例如(rú)LVCMOS、TTL、LVDS等。其也(yě)支持(chí)1.5V 1.8V 2.5V 3.3V等多(duō)種(zhǒng)電(diàn)平。 这(zhè)些都是(shì)在(zài)QUARTUS、VIVADO、ISE软(ruǎn)件(jiàn)中(zhōng),配置管(guǎn)脚时(shí),可(kě)以(yǐ)同(tóng)时(shí)配置電(diàn)平的(de)。 【問(wèn)題(tí)4】FPGA輸出(chū)管(guǎn)脚,在(zài)上(shàng)電(diàn)时(shí)候的(de)值,是(shì)高(gāo)電(diàn)平還(huán)是(shì)低電(diàn)平,是(shì)谁来(lái)決定(dìng)的(de)? 答(dá):FPGA是(shì)一(yī)张(zhāng)白紙(zhǐ),值是(shì)多(duō)少(shǎo),自(zì)然是(shì)FPGA代(dài)碼来(lái)決定(dìng)。最(zuì)開(kāi)始时(shí)的(de)值,就(jiù)是(shì)該信(xìn)号(hào)的(de)複位值。 【問(wèn)題(tí)5】FPGA工程的(de)設計(jì)文(wén)件(jiàn)只(zhī)有(yǒu)一(yī)个(gè)吗?還(huán)是(shì)可(kě)以(yǐ)有(yǒu)多(duō)个(gè)? 答(dá):FPGA工程由(yóu)一(yī)个(gè)或(huò)多(duō)个(gè)設計(jì)文(wén)件(jiàn)組成(chéng)。一(yī)般規範的(de)做法是(shì):一(yī)个(gè)模块(kuài)一(yī)个(gè)文(wén)件(jiàn)。这(zhè)意(yì)味着一(yī)个(gè)工程是(shì)由(yóu)衆多(duō)个(gè)模块(kuài)組成(chéng)的(de)。 工程包(bāo)含一(yī)个(gè)頂层模块(kuài),这(zhè)个(gè)頂层模块(kuài)可(kě)以(yǐ)通(tòng)过(guò)“例化(huà)”的(de)方(fāng)法,關(guān)聯下(xià)一(yī)級模块(kuài)。这(zhè)樣(yàng)一(yī)級一(yī)級關(guān)聯下(xià)去(qù)。【問(wèn)題(tí)6】如(rú)果(guǒ)用(yòng)fpga写算法,怎麼(me)把公式轉(zhuǎn)換成(chéng)代(dài)碼? 答(dá): 这(zhè)里(lǐ)只(zhī)能(néng)作为(wèi)一(yī)个(gè)宏观的(de)解(jiě)釋。FPGA是(shì)一(yī)種(zhǒng)很底层的(de)設計(jì),一(yī)般需要(yào)我(wǒ)们(men)读(dú)懂公式後(hòu),用(yòng)verilog的(de)方(fāng)法把它(tā)設計(jì)出(chū)来(lái)。 我(wǒ)们(men)可(kě)以(yǐ)使用(yòng)提(tí)verilog語(yǔ)法中(zhōng)的(de)加法(+)、減法(-)、乘法(*),这(zhè)些符合可(kě)以(yǐ)直(zhí)接用(yòng)于(yú)設計(jì)。 我(wǒ)们(men)還(huán)可(kě)以(yǐ)使用(yòng)官方(fāng)提(tí)供的(de)IP核,如(rú)乘法器、除法器等。 例如(rú)一(yī)个(gè)算法:h = a + b*c + e/f,最(zuì)後(hòu)面(miàn)的(de)e/f可(kě)以(yǐ)用(yòng)除法器实現(xiàn),其他(tā)部(bù)分(fēn),可(kě)以(yǐ)直(zhí)接使用(yòng)代(dài)碼实現(xiàn)。當然,上(shàng)面(miàn)实現(xiàn)中(zhōng)沒(méi)有(yǒu)考慮到(dào)时(shí)序因(yīn)素,这(zhè)需要(yào)我(wǒ)们(men)邊(biān)設計(jì)邊(biān)仿真(zhēn)邊(biān)調試。 有(yǒu)人(rén)認为(wèi),上(shàng)面(miàn)实現(xiàn)很很複雜,这(zhè)是(shì)FPGA的(de)一(yī)个(gè)特(tè)點(diǎn),FPGA本(běn)身(shēn)是(shì)一(yī)个(gè)底层硬(yìng)件(jiàn),实現(xiàn)起来(lái)是(shì)很複雜的(de),沒(méi)辦(bàn)法的(de)事(shì)。 您或(huò)许需要(yào)的(de)資料:http://old.mdy-edu.com/wentijieda/20210409/1212.html?1618201115
明(míng)德揚的(de)公開(kāi)課,第(dì)3部(bù)分(fēn),是(shì)關(guān)于(yú)C語(yǔ)言轉(zhuǎn)为(wèi)VERILOG的(de)技巧。《FPGA至(zhì)簡原理與(yǔ)應(yìng)用(yòng)》一(yī)書(shū)中(zhōng),關(guān)于(yú)補碼的(de)部(bù)分(fēn)。
【問(wèn)題(tí)9】請教个(gè)問(wèn)題(tí)哈,我(wǒ)vivado工程里(lǐ),有(yǒu)ip核了(le),還(huán)可(kě)以(yǐ)将整个(gè)工程封(fēng)裝(zhuāng)成(chéng)一(yī)个(gè)ip核不(bù)?
才是(shì)真(zhēn)正(zhèng)連(lián)到(dào)D觸發(fà)器管(guǎn)脚的(de)。建議,更(gèng)多(duō)方(fāng)法內(nèi)容,應(yìng)該看(kàn)相應(yìng)文(wén)檔,有(yǒu)很詳细(xì)介紹。
【問(wèn)題(tí)12】fpga一(yī)个(gè)變(biàn)量(liàng)只(zhī)能(néng)在(zài)一(yī)个(gè)时(shí)序邏輯里(lǐ)面(miàn)賦值,但是(shì)我(wǒ)想(xiǎng)多(duō)个(gè)模块(kuài)都会(huì)对(duì)它(tā)進(jìn)行操作,應(yìng)該怎麼(me)来(lái)处理呢
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