FPGA是(shì)英文(wén)Field Programmable Gate Array的(de)縮写，即現(xiàn)场可(kě)編程門(mén)阵(zhèn)列，它(tā)是(shì)在(zài)PAL、GAL、EPLD等可(kě)編程器件(jiàn)的(de)基礎上(shàng)進(jìn)一(yī)步發(fà)展(zhǎn)的(de)産物(wù)。它(tā)是(shì)作为(wèi)專用(yòng)集成(chéng)電(diàn)路(lù)（ASIC）領域中(zhōng)的(de)一(yī)種(zhǒng)半定(dìng)制電(diàn)路(lù)而(ér)出(chū)現(xiàn)的(de)，既解(jiě)決了(le)定(dìng)制電(diàn)路(lù)的(de)不(bù)足，又克(kè)服(fú)了(le)原有(yǒu)可(kě)編程器件(jiàn)門(mén)電(diàn)路(lù)數有(yǒu)限的(de)缺點(diǎn)
FPGA芯片(piàn)結構
FPGA芯片(piàn)主(zhǔ)要(yào)由(yóu)三(sān)部(bù)分(fēn)組成(chéng)，分(fēn)别是(shì)IOE（input output element，輸入(rù)輸出(chū)單元(yuán)）、LAB（logic array block，邏輯阵(zhèn)列块(kuài)，对(duì)于(yú)Xilinx稱之为(wèi)可(kě)配置邏輯块(kuài)CLB）和(hé)Interconnect（內(nèi)部(bù)連(lián)接線(xiàn)）。
IOE
IOE是(shì)芯片(piàn)與(yǔ)外(wài)部(bù)電(diàn)路(lù)的(de)物(wù)理接口(kǒu)，主(zhǔ)要(yào)完成(chéng)不(bù)同(tóng)電(diàn)气(qì)特(tè)性(xìng)下(xià)輸入(rù)/輸出(chū)信(xìn)号(hào)的(de)驅動(dòng)與(yǔ)匹(pǐ)配要(yào)求，比如(rú)從基本(běn)的(de)LVTTL/LVCMOS接口(kǒu)到(dào)PCI/LVDS/RSDS甚至(zhì)各(gè)種(zhǒng)各(gè)樣(yàng)的(de)差分(fēn)接口(kǒu)，從5V兼容到(dào)3.3V/2.5V/1.8V/1.5V的(de)電(diàn)平接口(kǒu)，下(xià)面(miàn)是(shì)ALTERA公司的(de)Cyclone IV EP4CE115F29設備的(de)IOE結構
EP4CE115F29設備的(de)IOE結構图(tú)
LAB
LAB是(shì)FPGA的(de)基本(běn)邏輯單元(yuán)，其实際的(de)數量(liàng)和(hé)特(tè)性(xìng)依據(jù)所(suǒ)采用(yòng)的(de)器件(jiàn)的(de)不(bù)同(tóng)而(ér)不(bù)同(tóng)，EP4CE115F29設備的(de)每个(gè)LAB的(de)布(bù)局(jú)包(bāo)括16个(gè)LE、LAB控制信(xìn)号(hào)、LE carry chains、Register chains和(hé)Local interconnect，其LAB結構图(tú)如(rú)下(xià)：
LAB結構图(tú)
查找(zhǎo)表(biǎo)LUT（Look-Up-Table）其本(běn)質(zhì)是(shì)一(yī)个(gè)静(jìng)态存儲器SRAM，目前(qián)FPGA多(duō)采用(yòng)4輸入(rù)的(de)LUT，每个(gè)LUT可(kě)以(yǐ)看(kàn)作一(yī)个(gè)有(yǒu)4位地(dì)址線(xiàn)的(de)16x1的(de)RAM。當我(wǒ)们(men)通(tòng)过(guò)原理图(tú)或(huò)HDL語(yǔ)言描述了(le)一(yī)个(gè)邏輯電(diàn)路(lù)後(hòu)，FPGA開(kāi)發(fà)软(ruǎn)件(jiàn)会(huì)自(zì)動(dòng)計(jì)算邏輯電(diàn)路(lù)的(de)所(suǒ)有(yǒu)可(kě)能(néng)的(de)結果(guǒ)，并把結果(guǒ)事(shì)先(xiān)写入(rù)RAM。这(zhè)樣(yàng)，在(zài)FPGA工作时(shí)，每輸入(rù)一(yī)个(gè)信(xìn)号(hào)進(jìn)行邏輯運算就(jiù)等于(yú)輸入(rù)一(yī)个(gè)地(dì)址進(jìn)行查表(biǎo)，找(zhǎo)出(chū)地(dì)址对(duì)應(yìng)的(de)內(nèi)容，然後(hòu)輸出(chū)。
LUT的(de)实現(xiàn)原理图(tú)
Interconnect
FPGA內(nèi)部(bù)連(lián)接線(xiàn)很豐富，根(gēn)據(jù)數據(jù)手(shǒu)册的(de)描述，主(zhǔ)要(yào)有(yǒu)图(tú)3中(zhōng)的(de)Row interconnect、column interconnect、Direct link interconnect、和(hé)Local interconnect和(hé)Register chain interconnect（寄存器之間(jiān)連(lián)接的(de)連(lián)接線(xiàn)）。
內(nèi)部(bù)連(lián)接線(xiàn)聯通(tòng)FPGA內(nèi)部(bù)的(de)所(suǒ)有(yǒu)單元(yuán)，而(ér)連(lián)線(xiàn)的(de)长度(dù)和(hé)工藝決定(dìng)着信(xìn)号(hào)再連(lián)接線(xiàn)上(shàng)的(de)驅動(dòng)能(néng)力和(hé)傳輸速度(dù)。在(zài)实際開(kāi)發(fà)中(zhōng)，設計(jì)者(zhě)不(bù)需要(yào)直(zhí)接選擇連(lián)接線(xiàn)，布(bù)局(jú)布(bù)線(xiàn)器可(kě)自(zì)動(dòng)地(dì)根(gēn)據(jù)輸入(rù)邏輯网(wǎng)表(biǎo)（这(zhè)由(yóu)綜合生(shēng)成(chéng)）的(de)拓撲結構和(hé)約束(shù)条(tiáo)件(jiàn)選擇連(lián)接線(xiàn)来(lái)連(lián)通(tòng)各(gè)个(gè)邏輯單元(yuán)，所(suǒ)以(yǐ)，從本(běn)質(zhì)上(shàng)来(lái)说(shuō)，布(bù)線(xiàn)資源的(de)使用(yòng)方(fāng)法和(hé)設計(jì)的(de)結果(guǒ)有(yǒu)密切(qiè)和(hé)直(zhí)接、直(zhí)接的(de)關(guān)系(xì)。
FPGA工作原理
FPGA的(de)內(nèi)部(bù)結構主(zhǔ)要(yào)包(bāo)含可(kě)配置的(de)邏輯块(kuài)（CLB）、輸入(rù)輸出(chū)块(kuài)、布(bù)線(xiàn)資源和(hé)可(kě)編程開(kāi)關(guān)。其中(zhōng)可(kě)配置的(de)控制块(kuài)是(shì)FPGA的(de)主(zhǔ)要(yào)資源指标(biāo)，在(zài)芯片(piàn)內(nèi)部(bù)以(yǐ)二(èr)維阵(zhèn)列的(de)形式排布(bù)。在(zài)CLB中(zhōng)包(bāo)含查找(zhǎo)表(biǎo)和(hé)D觸發(fà)器，查找(zhǎo)表(biǎo)（LUT）負責給(gěi)芯片(piàn)提(tí)供組合邏輯，D觸發(fà)器負責提(tí)供时(shí)序邏輯，为(wèi)設計(jì)數字(zì)電(diàn)子系(xì)統提(tí)供資源。其中(zhōng)的(de)查找(zhǎo)表(biǎo)是(shì)一(yī)个(gè)16*1的(de)RAM,具有(yǒu)RAM的(de)物(wù)理結構，但是(shì)在(zài)作用(yòng)上(shàng)是(shì)類(lèi)似ROM,負責存儲Quartus II綜合生(shēng)成(chéng)的(de)邏輯電(diàn)路(lù)的(de)各(gè)種(zhǒng)可(kě)能(néng)的(de)運行結果(guǒ)，在(zài)FPGA工作的(de)时(shí)候，依據(jù)端口(kǒu)輸入(rù)的(de)數據(jù)流或(huò)者(zhě)是(shì)邏輯流，在(zài)RAM中(zhōng)取(qǔ)出(chū)对(duì)應(yìng)的(de)數字(zì)邏輯運算，配合D觸發(fà)器可(kě)以(yǐ)完成(chéng)數字(zì)電(diàn)子系(xì)統需要(yào)的(de)組合邏輯和(hé)时(shí)序邏輯。設計(jì)者(zhě)在(zài)進(jìn)行软(ruǎn)件(jiàn)設計(jì)的(de)时(shí)候，依據(jù)設計(jì)目标(biāo)，将電(diàn)路(lù)功能(néng)以(yǐ)代(dài)碼的(de)形式描述出(chū)来(lái)，Quartus II負責对(duì)代(dài)買(mǎi)進(jìn)行編譯和(hé)綜合，得到(dào)設計(jì)電(diàn)路(lù)的(de)各(gè)種(zhǒng)可(kě)能(néng)結果(guǒ)，下(xià)载到(dào)FPGA的(de)时(shí)候，这(zhè)些數據(jù)都存儲在(zài)CLB的(de)查找(zhǎo)表(biǎo)中(zhōng)。系(xì)統開(kāi)始工作时(shí)，在(zài)數據(jù)流或(huò)者(zhě)是(shì)邏輯流的(de)驅動(dòng)下(xià)，在(zài)查找(zhǎo)表(biǎo)中(zhōng)取(qǔ)出(chū)对(duì)應(yìng)的(de)數字(zì)邏輯，然後(hòu)和(hé)D觸發(fà)器配合完成(chéng)數字(zì)電(diàn)子系(xì)統的(de)組合邏輯設計(jì)和(hé)时(shí)序邏輯設計(jì)。
温(wēn)馨提(tí)示：明(míng)德揚2023推出(chū)了(le)全(quán)新課程——
邏輯設計(jì)基本(běn)功修煉課，降低学習FPGA門(mén)檻的(de)同(tóng)时(shí)，增加了(le)学習的(de)趣味性(xìng)
http://old.mdy-edu.com/chanpinzhongxin/peixunkecheng/2023/0215/1889.html
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明(míng)德揚除了(le)培訓学習還(huán)有(yǒu)項目承接業务，擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：
1. MIPI視頻拼接
2. SLVS-EC轉(zhuǎn)MIPI接口(kǒu)(IMX472 IMX492)
3. PCIE采集系(xì)統
4. 图(tú)像項目
5. 高(gāo)速多(duō)通(tòng)道(dào)ADDA系(xì)統
6. 基于(yú)FPGA板卡(kǎ)研發(fà)
7. 多(duō)通(tòng)道(dào)高(gāo)靈敏電(diàn)荷放(fàng)大器
8. 射頻前(qián)端
http://old.mdy-edu.com/xmucjie/2023/0201/1865.html
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