学習一(yī)門(mén)技術(shù)，很多(duō)人(rén)認为(wèi)就(jiù)從它(tā)的(de)編程語(yǔ)言開(kāi)始，例如(rú)学習單片(piàn)機(jī)，会(huì)從彙編或(huò)者(zhě)C語(yǔ)言入(rù)門(mén)，不(bù)少(shǎo)FPGA的(de)工程师(shī)也(yě)会(huì)認为(wèi)，学習FPGA，往往從VHDL或(huò)者(zhě)Verilog開(kāi)始入(rù)手(shǒu)学習。但是(shì)，作为(wèi)純小白来(lái)说(shuō)，要(yào)学習FPGA，還(huán)是(shì)需要(yào)提(tí)前(qián)準備一(yī)些功課的(de)，这(zhè)并不(bù)是(shì)学點(diǎn)語(yǔ)言就(jiù)能(néng)入(rù)門(mén)的(de)。首先(xiān)是(shì)，学習好(hǎo)《數字(zì)邏輯電(diàn)路(lù)基礎》，深刻理解(jiě)邏輯功能(néng)，对(duì)学習HDL語(yǔ)言也(yě)大有(yǒu)裨益。明(míng)德揚小白入(rù)門(mén)課，免費贈送課程和(hé)講義（領取(qǔ)資料可(kě)找(zhǎo)19928348709李老(lǎo)师(shī)），足够勝任入(rù)門(mén)基礎，沒(méi)必要(yào)花錢(qián)去(qù)購買(mǎi)入(rù)門(mén)的(de)課程。
《數字(zì)邏輯電(diàn)路(lù)基礎》包(bāo)括的(de)內(nèi)容有(yǒu)：數制與(yǔ)編碼、邏輯代(dài)數、門(mén)電(diàn)路(lù)、組合邏輯電(diàn)路(lù)、觸發(fà)器、时(shí)序邏輯電(diàn)路(lù)、脈沖單元(yuán)電(diàn)路(lù)、數模和(hé)模數轉(zhuǎn)換、半導體(tǐ)存儲器和(hé)可(kě)編程邏輯器件(jiàn)，還(huán)有(yǒu)新增了(le)硬(yìng)件(jiàn)描述語(yǔ)言（HDL）、可(kě)編程邏輯器件(jiàn)（PLD）的(de)現(xiàn)代(dài)數字(zì)電(diàn)路(lù)設計(jì)技術(shù)方(fāng)面(miàn)的(de)內(nèi)容。
1、深入(rù)理解(jiě)了(le)數字(zì)邏輯電(diàn)路(lù)
FPGA內(nèi)部(bù)主(zhǔ)要(yào)三(sān)块(kuài)：可(kě)編程的(de)邏輯單元(yuán)、可(kě)編程的(de)連(lián)線(xiàn)和(hé)可(kě)編程的(de)IO模块(kuài)。可(kě)編程的(de)邏輯單元(yuán)是(shì)什麼(me)？其基本(běn)結構某種(zhǒng)存儲器（SRAM、FLASH等）制成(chéng)的(de)4輸入(rù)或(huò)6輸入(rù)1輸出(chū)地(dì)“真(zhēn)值表(biǎo)”加上(shàng)一(yī)个(gè)D觸發(fà)器構成(chéng)。涉及(jí)的(de)運作思(sī)路(lù)都和(hé)深层次(cì)的(de)邏輯有(yǒu)着密切(qiè)的(de)關(guān)系(xì)，例如(rú)D觸發(fà)器的(de)意(yì)義，例如(rú)可(kě)編程邏輯單元(yuán)，深入(rù)理解(jiě)了(le)數字(zì)邏輯電(diàn)路(lù)基礎，可(kě)以(yǐ)说(shuō)是(shì)入(rù)門(mén)FPGA的(de)必經(jīng)之路(lù)。无論是(shì)学習FPGA的(de)哪个(gè)方(fāng)向(xiàng)，都離不(bù)開(kāi)數字(zì)邏輯知識的(de)支撐。FPGA说(shuō)白了(le)是(shì)一(yī)種(zhǒng)实現(xiàn)數字(zì)邏輯的(de)方(fāng)式而(ér)已。如(rú)果(guǒ)連(lián)最(zuì)基本(běn)的(de)數字(zì)邏輯的(de)知識都有(yǒu)問(wèn)題(tí)，学習FPGA的(de)願望只(zhī)是(shì)空中(zhōng)樓閣而(ér)已。
2、語(yǔ)言的(de)学習
初学FPGA，深入(rù)理解(jiě)數字(zì)邏輯之後(hòu)，时(shí)序和(hé)組合的(de)內(nèi)容也(yě)学过(guò)，就(jiù)接着学Verilog、VHDL語(yǔ)言了(le)，弄明(míng)白語(yǔ)言所(suǒ)表(biǎo)示的(de)數字(zì)電(diàn)路(lù)結構，如(rú)計(jì)數器，編譯碼器，寄存器電(diàn)路(lù)，阻塞與(yǔ)非(fēi)阻塞，模块(kuài)的(de)例化(huà)等，Verilog語(yǔ)言是(shì)FPGA的(de)語(yǔ)言基礎，verilog中(zhōng)最(zuì)基本(běn)的(de)模块(kuài)是(shì)module，就(jiù)可(kě)以(yǐ)看(kàn)做是(shì)一(yī)个(gè)封(fēng)裝(zhuāng)好(hǎo)的(de)模块(kuài)，我(wǒ)们(men)用(yòng)verilog来(lái)写很多(duō)个(gè)基本(běn)模块(kuài)，然後(hòu)再用(yòng)verilog描述多(duō)个(gè)模块(kuài)之間(jiān)的(de)接線(xiàn)方(fāng)式等，将多(duō)个(gè)模块(kuài)組合得到(dào)一(yī)个(gè)系(xì)統。
也(yě)有(yǒu)人(rén)問(wèn)到(dào)VHDL語(yǔ)言，VHDL是(shì)較早(zǎo)的(de)硬(yìng)件(jiàn)描述語(yǔ)句(jù)，其邏輯嚴谨、抽象(xiàng)描述能(néng)力強(qiáng)是(shì)其特(tè)點(diǎn)。但是(shì)由(yóu)于(yú)語(yǔ)法複雜学的(de)人(rén)也(yě)變(biàn)得少(shǎo)了(le)起来(lái)，致(zhì)使大多(duō)數同(tóng)学学習verilog語(yǔ)言，而(ér)且語(yǔ)法簡單、非(fēi)常适合底层驅動(dòng)的(de)描述，是(shì)當前(qián)市(shì)场最(zuì)主(zhǔ)流的(de)硬(yìng)件(jiàn)描述語(yǔ)句(jù)。VHDL語(yǔ)法複雜、抽象(xiàng)描述能(néng)力強(qiáng)、語(yǔ)法嚴谨、军工單位經(jīng)常使用(yòng)。
3、熟悉软(ruǎn)件(jiàn)，即是(shì)開(kāi)發(fà)平台(tái)的(de)熟悉
至(zhì)少(shǎo)熟悉一(yī)種(zhǒng)FPGA的(de)集成(chéng)開(kāi)發(fà)环(huán)境IDE，很多(duō)人(rén)会(huì)強(qiáng)烈推薦Xilinx的(de)VIVADO，所(suǒ)以(yǐ)，要(yào)熟悉这(zhè)环(huán)境，首先(xiān)得下(xià)载软(ruǎn)件(jiàn)，安(ān)裝(zhuāng)软(ruǎn)件(jiàn)。一(yī)次(cì)不(bù)行，就(jiù)接着下(xià)载二(èr)次(cì)，一(yī)次(cì)不(bù)懂，就(jiù)多(duō)看(kàn)幾(jǐ)次(cì)。針(zhēn)对(duì)一(yī)些不(bù)懂的(de)問(wèn)題(tí)，可(kě)以(yǐ)搜索關(guān)鍵词来(lái)了(le)解(jiě)，要(yào)学会(huì)舉一(yī)反(fǎn)三(sān)。
用(yòng)一(yī)个(gè)过(guò)来(lái)人(rén)的(de)話(huà)来(lái)總(zǒng)結就(jiù)是(shì)：數字(zì)電(diàn)路(lù)和(hé)數字(zì)電(diàn)路(lù)的(de)先(xiān)修課程是(shì)免不(bù)了(le)的(de)；微機(jī)原理或(huò)者(zhě)計(jì)算機(jī)系(xì)統結構至(zhì)少(shǎo)要(yào)学一(yī)門(mén)；數学推薦離散(sàn)數学；至(zhì)少(shǎo)一(yī)門(mén)HDL語(yǔ)言（Verilog和(hé)vhdl任選一(yī)門(mén)或(huò)许两(liǎng)者(zhě)兼修）；至(zhì)少(shǎo)一(yī)種(zhǒng)FPGA的(de)集成(chéng)開(kāi)發(fà)环(huán)境IDE（推薦Xilinx的(de)VIVADO）；一(yī)块(kuài)FPGA的(de)開(kāi)發(fà)板和(hé)下(xià)载線(xiàn)。其实具備後(hòu)三(sān)者(zhě)你就(jiù)可(kě)以(yǐ)上(shàng)手(shǒu)了(le)，但沒(méi)有(yǒu)前(qián)面(miàn)的(de)基礎会(huì)对(duì)你的(de)繼續進(jìn)階(jiē)造成(chéng)很大的(de)困擾。
