a)什麼(me)是(shì)Setup 和(hé)Holdup时(shí)間(jiān)？
2 保持(chí)时(shí)間(jiān)是(shì)指时(shí)鐘(zhōng)邊(biān)沿到(dào)达(dá)後(hòu)數據(jù)需要(yào)稳定(dìng)的(de)时(shí)間(jiān)，这(zhè)是(shì)保證數據(jù)能(néng)够保存到(dào)觸發(fà)器的(de)另(lìng)一(yī)个(gè)指标(biāo)。
b) 什麼(me)是(shì)競争與(yǔ)冒险現(xiàn)象(xiàng)？怎樣(yàng)判斷？如(rú)何消除？
1競争是(shì)指邏輯電(diàn)路(lù)由(yóu)于(yú)電(diàn)路(lù)中(zhōng)延时(shí)时(shí)間(jiān)不(bù)一(yī)致(zhì)導致(zhì)信(xìn)号(hào)到(dào)达(dá)时(shí)間(jiān)不(bù)一(yī)致(zhì)叫做競争。
2 由(yóu)于(yú)競争在(zài)邏輯電(diàn)路(lù)中(zhōng)産生(shēng)的(de)毛(máo)刺叫做冒险。
3直(zhí)接观察邏輯電(diàn)路(lù)中(zhōng)是(shì)否存在(zài)互斥項；通(tòng)过(guò)卡(kǎ)諾图(tú)观察看(kàn)是(shì)否存在(zài)邊(biān)沿相对(duì)的(de)情(qíng)況。
4 可(kě)以(yǐ)增加互補乘積項；在(zài)輸出(chū)端加濾波(bō)電(diàn)容；采用(yòng)时(shí)序邏輯；
c) 請画(huà)出(chū)用(yòng)D觸發(fà)器实現(xiàn)2倍分(fēn)頻的(de)邏輯電(diàn)路(lù)？
D觸發(fà)器的(de)Q非(fēi)端與(yǔ)D端相連(lián)，时(shí)鐘(zhōng)連(lián)D觸發(fà)器的(de)时(shí)鐘(zhōng)端即可(kě)。
d) 什麼(me)是(shì)"線(xiàn)與(yǔ)"邏輯，要(yào)实現(xiàn)它(tā)，在(zài)硬(yìng)件(jiàn)特(tè)性(xìng)上(shàng)有(yǒu)什麼(me)具體(tǐ)要(yào)求？
答(dá)：線(xiàn)與(yǔ)邏輯是(shì)指两(liǎng)根(gēn)線(xiàn)直(zhí)接相連(lián)能(néng)够实現(xiàn)與(yǔ)的(de)功能(néng)。在(zài)硬(yìng)件(jiàn)上(shàng)需要(yào)OC門(mén)，如(rú)果(guǒ)不(bù)采用(yòng)OC門(mén)会(huì)導致(zhì)門(mén)電(diàn)路(lù)管(guǎn)電(diàn)流过(guò)大而(ér)燒壞邏輯門(mén)。
e) 什麼(me)是(shì)同(tóng)步邏輯和(hé)异(yì)步邏輯？
答(dá)：同(tóng)步邏輯是(shì)指整个(gè)邏輯電(diàn)路(lù)均在(zài)同(tóng)一(yī)个(gè)时(shí)鐘(zhōng)下(xià)工作，只(zhī)有(yǒu)在(zài)时(shí)鐘(zhōng)有(yǒu)效时(shí)邏輯的(de)變(biàn)化(huà)才会(huì)有(yǒu)效，其他(tā)时(shí)刻的(de)變(biàn)化(huà)不(bù)会(huì)引起其它(tā)器件(jiàn)的(de)邏輯變(biàn)化(huà)。
异(yì)步邏輯則指邏輯電(diàn)路(lù)中(zhōng)可(kě)能(néng)存在(zài)多(duō)个(gè)时(shí)鐘(zhōng)信(xìn)号(hào)，或(huò)者(zhě)不(bù)存在(zài)时(shí)鐘(zhōng)信(xìn)号(hào)，電(diàn)路(lù)中(zhōng)一(yī)个(gè)邏輯的(de)變(biàn)化(huà)就(jiù)可(kě)能(néng)引起整个(gè)電(diàn)路(lù)邏輯的(de)變(biàn)化(huà)。
f)你知道(dào)那(nà)些常用(yòng)邏輯電(diàn)平？TTL與(yǔ)COMS電(diàn)平可(kě)以(yǐ)直(zhí)接互連(lián)吗？
ttl,lvttl,cmos,lvcmos,；不(bù)可(kě)以(yǐ)，ttl不(bù)可(kě)以(yǐ)驅動(dòng)cmos,cmos可(kě)以(yǐ)驅動(dòng)ttl;
2、 可(kě)編程邏輯器件(jiàn)在(zài)現(xiàn)代(dài)電(diàn)子設計(jì)中(zhōng)越来(lái)越重(zhòng)要(yào)，請問(wèn)：
PLA，CPLD，FPGA；
b) 試用(yòng)VHDL或(huò)VERILOG、ABLE描述8位D觸發(fà)器邏輯。
module d8(
input clk,
input [7:0] din,
output [7:0] q,qf;
);
reg[7:0] q;
always @(posedge clk)
q=qin;
assign qf=~(q);
endmodule
3、設想(xiǎng)你将設計(jì)完成(chéng)一(yī)个(gè)電(diàn)子電(diàn)路(lù)方(fāng)案(àn)。請簡述用(yòng)EDA软(ruǎn)件(jiàn)（如(rú)PROTEL）進(jìn)行設計(jì)（包(bāo)括原理图(tú)和(hé)PCB图(tú)）到(dào)調試出(chū)樣(yàng)機(jī)的(de)整个(gè)过(guò)程。在(zài)各(gè)环(huán)节(jié)應(yìng)注意(yì)哪些問(wèn)題(tí)？
PCB中(zhōng)導線(xiàn)宽(kuān)度(dù)是(shì)否能(néng)够支撐電(diàn)流的(de)要(yào)求，是(shì)否存在(zài)短(duǎn)路(lù)或(huò)斷路(lù)？
答(dá)： 給(gěi)了(le)reg的(de)setup,hold时(shí)間(jiān)，求中(zhōng)間(jiān)組合邏輯的(de)delay範圍。 Setup/holdtime
是(shì)测試芯片(piàn)对(duì)輸入(rù)信(xìn)号(hào)和(hé)时(shí)鐘(zhōng)信(xìn)号(hào)之間(jiān)的(de)时(shí)間(jiān)要(yào)求。建立时(shí)間(jiān)是(shì)指觸發(fà)器的(de)时(shí)鐘(zhōng)信(xìn)号(hào)上(shàng)升(shēng)沿到(dào)来(lái)以(yǐ)前(qián)，數據(jù)稳定(dìng)不(bù)變(biàn)的(de)时(shí)間(jiān)。輸入(rù)信(xìn)号(hào)應(yìng)提(tí)前(qián)时(shí)鐘(zhōng)上(shàng)升(shēng)沿（如(rú)上(shàng)升(shēng)沿有(yǒu)效）T时(shí)間(jiān)到(dào)达(dá)芯片(piàn)，这(zhè)个(gè)T就(jiù)是(shì)建立时(shí)間(jiān)-Setuptime.如(rú)不(bù)滿足setup time,这(zhè)个(gè)數據(jù)就(jiù)不(bù)能(néng)被(bèi)这(zhè)一(yī)时(shí)鐘(zhōng)打(dǎ)入(rù)觸發(fà)器，只(zhī)有(yǒu)在(zài)下(xià)一(yī)个(gè)时(shí)鐘(zhōng)上(shàng)升(shēng)沿，數據(jù)才能(néng)被(bèi)打(dǎ)入(rù)觸發(fà)器。
保持(chí)时(shí)間(jiān)是(shì)指觸發(fà)器的(de)时(shí)鐘(zhōng)信(xìn)号(hào)上(shàng)升(shēng)沿到(dào)来(lái)以(yǐ)後(hòu)，數據(jù)稳定(dìng)不(bù)變(biàn)的(de)时(shí)間(jiān)。时(shí)hold time不(bù)够，數據(jù)同(tóng)樣(yàng)不(bù)能(néng)被(bèi)打(dǎ)入(rù)觸發(fà)器。
