时(shí)序邏輯影響計(jì)數器精度(dù)
作者(zhě)：陳刀(dāo)刀(dāo)
本(běn)文(wén)为(wèi)明(míng)德揚原創文(wén)章(zhāng)，轉(zhuǎn)载請注明(míng)出(chū)处！
本(běn)文(wén)将讨論时(shí)序邏輯对(duì)明(míng)德揚設計(jì)的(de)計(jì)數器的(de)計(jì)數精度(dù)的(de)影響。由(yóu)于(yú)FPGA是(shì)时(shí)序邏輯，只(zhī)在(zài)时(shí)序上(shàng)升(shēng)沿时(shí)才統計(jì)一(yī)次(cì)，这(zhè)意(yì)味着統計(jì)的(de)精度(dù)只(zhī)能(néng)是(shì)以(yǐ)“时(shí)鐘(zhōng)周期(qī)”为(wèi)單位，即：存在(zài)小于(yú)一(yī)个(gè)时(shí)鐘(zhōng)周期(qī)信(xìn)号(hào)无法采樣(yàng)的(de)情(qíng)況。因(yīn)为(wèi)明(míng)德揚計(jì)數器是(shì)在(zài)时(shí)鐘(zhōng)上(shàng)升(shēng)沿时(shí)判斷計(jì)數器是(shì)否加一(yī)，所(suǒ)以(yǐ)計(jì)數器的(de)計(jì)數精度(dù)也(yě)是(shì)以(yǐ)“时(shí)鐘(zhōng)周期(qī)”为(wèi)單位。
我(wǒ)们(men)可(kě)以(yǐ)用(yòng)一(yī)个(gè)例子来(lái)看(kàn)一(yī)下(xià)計(jì)數器計(jì)數0时(shí)的(de)一(yī)種(zhǒng)誤差情(qíng)況，假設有(yǒu)一(yī)个(gè)随機(jī)的(de)輸入(rù)din_vld,初值等于(yú)1，然後(hòu)在(zài)一(yī)个(gè)任意(yì)时(shí)刻變(biàn)为(wèi)0。現(xiàn)在(zài)要(yào)計(jì)算din_vld變(biàn)为(wèi)0的(de)前(qián)30个(gè)时(shí)鐘(zhōng)周期(qī)长度(dù)。計(jì)數器代(dài)碼如(rú)下(xià)图(tú)：
計(jì)數器cnt在(zài)时(shí)鐘(zhōng)上(shàng)升(shēng)沿的(de)时(shí)刻檢测到(dào)din_vld==0时(shí)cnt加一(yī)，所(suǒ)以(yǐ)cnt計(jì)算出(chū)来(lái)的(de)是(shì)din_vld==0时(shí)cnt=0~29的(de)30个(gè)时(shí)鐘(zhōng)周期(qī)。
下(xià)图(tú)为(wèi)使用(yòng)仿真(zhēn)软(ruǎn)件(jiàn)得出(chū)該代(dài)碼的(de)波(bō)形，當din_vld不(bù)在(zài)时(shí)鐘(zhōng)上(shàng)升(shēng)沿的(de)时(shí)刻變(biàn)为(wèi)0，則cnt==0时(shí)，din_vld==0的(de)长度(dù)并不(bù)够1个(gè)时(shí)鐘(zhōng)周期(qī)。因(yīn)为(wèi)时(shí)序邏輯影響計(jì)數器的(de)精度(dù)是(shì)以(yǐ)“时(shí)鐘(zhōng)周期(qī)”为(wèi)單位，所(suǒ)以(yǐ)并不(bù)影響計(jì)數器的(de)計(jì)數。最(zuì)終(zhōng)計(jì)算出(chū)来(lái)din_vld==0的(de)前(qián)30个(gè)周期(qī)的(de)长度(dù)，会(huì)産生(shēng)长度(dù)为(wèi)一(yī)个(gè)时(shí)鐘(zhōng)內(nèi)的(de)誤差。
