时(shí)鐘(zhōng)

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1、本(běn)节(jié)主(zhǔ)要(yào)介紹，时(shí)序邏輯的(de)代(dài)碼，一(yī)般有(yǒu)两(liǎng)種(zhǒng)：同(tóng)步複位时(shí)序邏輯和(hé)异(yì)步複位时(shí)序邏輯（本(běn)教学統一(yī)采用(yòng)异(yì)步时(shí)鐘(zhōng)邏輯）；D型觸發(fà)器的(de)介紹，包(bāo)括：D觸發(fà)器的(de)結構、波(bō)形、代(dài)碼以(yǐ)及(jí)如(rú)何看(kàn)FPGA波(bō)形；时(shí)鐘(zhōng)的(de)介紹，时(shí)鐘(zhōng)的(de)意(yì)義，时(shí)鐘(zhōng)頻率和(hé)时(shí)鐘(zhōng)周期(qī)的(de)換算；时(shí)序邏輯代(dài)碼和(hé)硬(yìng)件(jiàn)的(de)關(guān)系(xì)，即評估verilog代(dài)碼好(hǎo)壞的(de)最(zuì)基本(běn)标(biāo)準，不(bù)是(shì)看(kàn)代(dài)碼行數而(ér)是(shì)看(kàn)硬(yìng)件(jiàn)；阻塞賦值和(hé)非(fēi)阻塞賦值，前(qián)者(zhě)位順序賦值，後(hòu)者(zhě)位同(tóng)时(shí)賦值。
2、这(zhè)是(shì)ALTERA和(hé)VIVADO文(wén)檔

6.3 时(shí)鐘(zhōng)

时(shí)鐘(zhōng)信(xìn)号(hào)是(shì)每隔固定(dìng)时(shí)間(jiān)上(shàng)下(xià)變(biàn)化(huà)的(de)信(xìn)号(hào)。本(běn)次(cì)上(shàng)升(shēng)沿和(hé)上(shàng)一(yī)次(cì)上(shàng)升(shēng)沿之間(jiān)占用(yòng)的(de)时(shí)間(jiān)就(jiù)是(shì)时(shí)鐘(zhōng)周期(qī)，其倒數为(wèi)时(shí)鐘(zhōng)頻率。

高(gāo)電(diàn)平占整个(gè)时(shí)鐘(zhōng)周期(qī)的(de)时(shí)間(jiān)，被(bèi)稱为(wèi)占空比。

FPGA中(zhōng)时(shí)鐘(zhōng)的(de)占空比一(yī)般是(shì)50%，即高(gāo)電(diàn)平时(shí)間(jiān)和(hé)低電(diàn)平时(shí)間(jiān)一(yī)樣(yàng)。其实占空比在(zài)FPGA內(nèi)部(bù)沒(méi)有(yǒu)太大的(de)意(yì)義，

因(yīn)为(wèi)FPGA使用(yòng)的(de)是(shì)时(shí)鐘(zhōng)上(shàng)升(shēng)沿来(lái)觸發(fà)，設計(jì)师(shī)们(men)更(gèng)加關(guān)心(xīn)的(de)是(shì)时(shí)鐘(zhōng)頻率。

如(rú)果(guǒ)时(shí)鐘(zhōng)的(de)上(shàng)升(shēng)沿每秒(miǎo)出(chū)現(xiàn)一(yī)次(cì)，说(shuō)明(míng)时(shí)鐘(zhōng)的(de)时(shí)鐘(zhōng)周期(qī)为(wèi)1秒(miǎo)，时(shí)鐘(zhōng)頻率为(wèi)1Hz。如(rú)果(guǒ)时(shí)鐘(zhōng)的(de)上(shàng)升(shēng)沿每1毫(háo)秒(miǎo)出(chū)現(xiàn)一(yī)次(cì)，

说(shuō)明(míng)时(shí)鐘(zhōng)的(de)时(shí)鐘(zhōng)周期(qī)为(wèi)1毫(háo)秒(miǎo)，时(shí)鐘(zhōng)頻率为(wèi)1000Hz，或(huò)写成(chéng)1kHz。

現(xiàn)在(zài)普通(tòng)FPGA器件(jiàn)所(suǒ)支持(chí)的(de)时(shí)鐘(zhōng)頻率範圍一(yī)般不(bù)超过(guò)150M，高(gāo)端器件(jiàn)一(yī)般不(bù)超过(guò)700M（注意(yì)，該值为(wèi)經(jīng)验(yàn)值，

实際时(shí)鐘(zhōng)的(de)頻率與(yǔ)其具體(tǐ)器件(jiàn)和(hé)設計(jì)電(diàn)路(lù)有(yǒu)關(guān)），所(suǒ)对(duì)應(yìng)的(de)时(shí)鐘(zhōng)周期(qī)在(zài)納秒(miǎo)級範圍。

因(yīn)此(cǐ)在(zài)本(běn)教材中(zhōng)所(suǒ)有(yǒu)案(àn)例的(de)时(shí)鐘(zhōng)頻率一(yī)般選定(dìng)範圍是(shì)幾(jǐ)十(shí)至(zhì)一(yī)百(bǎi)M左(zuǒ)右(yòu)。

表(biǎo)1.3- 11常用(yòng)时(shí)鐘(zhōng)頻率及(jí)其对(duì)應(yìng)时(shí)鐘(zhōng)周期(qī)

时(shí)鐘(zhōng)是(shì)FPGA中(zhōng)最(zuì)重(zhòng)要(yào)的(de)信(xìn)号(hào)，其他(tā)所(suǒ)有(yǒu)信(xìn)号(hào)在(zài)时(shí)鐘(zhōng)的(de)上(shàng)升(shēng)沿統一(yī)變(biàn)化(huà)，这(zhè)就(jiù)像军隊里(lǐ)的(de)令旗(qí)，

所(suǒ)有(yǒu)军隊在(zài)看(kàn)到(dào)令旗(qí)到(dào)来(lái)的(de)时(shí)刻執行已經(jīng)設定(dìng)好(hǎo)的(de)命令。

时(shí)鐘(zhōng)这(zhè)块(kuài)令旗(qí)影響着整體(tǐ)電(diàn)路(lù)的(de)稳定(dìng)。首先(xiān)，时(shí)鐘(zhōng)要(yào)非(fēi)常稳定(dìng)地(dì)進(jìn)行跳動(dòng)。就(jiù)如(rú)军隊令旗(qí)，

如(rú)果(guǒ)时(shí)快(kuài)时(shí)慢(màn)就(jiù)会(huì)讓人(rén)无所(suǒ)适從，容易出(chū)錯。而(ér)如(rú)果(guǒ)令旗(qí)非(fēi)常稳定(dìng)，每个(gè)人(rén)都知道(dào)令旗(qí)的(de)指揮周期(qī)，

就(jiù)可(kě)以(yǐ)判斷令旗(qí)到(dào)来(lái)前(qián)是(shì)否可(kě)以(yǐ)完成(chéng)任务，如(rú)果(guǒ)无法完成(chéng)則進(jìn)行改正(zhèng)（修改代(dài)碼），從而(ér)避免系(xì)統出(chū)錯。

其次(cì)，一(yī)个(gè)高(gāo)效的(de)军隊中(zhōng)令旗(qí)越少(shǎo)越好(hǎo)，如(rú)果(guǒ)不(bù)同(tóng)部(bù)隊对(duì)标(biāo)不(bù)同(tóng)的(de)令旗(qí)，那(nà)麼(me)部(bù)隊協作就(jiù)容易出(chū)現(xiàn)問(wèn)題(tí)，

整个(gè)军隊无法高(gāo)效的(de)完成(chéng)工作，容易出(chū)現(xiàn)錯誤。同(tóng)樣(yàng)的(de)道(dào)理，FPGA系(xì)統的(de)时(shí)鐘(zhōng)必定(dìng)是(shì)越少(shǎo)越好(hǎo)，

最(zuì)好(hǎo)只(zhī)存在(zài)一(yī)个(gè)时(shí)鐘(zhōng)。这(zhè)也(yě)是(shì)要(yào)求读(dú)者(zhě)不(bù)要(yào)把信(xìn)号(hào)放(fàng)在(zài)时(shí)序邏輯敏感(gǎn)列表(biǎo)的(de)原因(yīn)。

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