2.12 VGA顯示图(tú)片(piàn)

器件(jiàn)

電(diàn)阻网(wǎng)絡轉(zhuǎn)換後(hòu)

信(xìn)号(hào)線(xiàn)

信(xìn)号(hào)線(xiàn)

FPGA管(guǎn)脚

FPGA工程信(xìn)号(hào)

CN1

VGA_RED

VGA_R4

E11

lcd_rgb[15]

VGA_R3

C10

lcd_rgb[14]

VGA_R2

D10

lcd_rgb[13]

VGA_R1

E9

lcd_rgb[12]

VGA_R0

E10

lcd_rgb[11]

VGA_GREEN

VGA_G5

D15

lcd_rgb[10]

VGA_G4

C17

lcd_rgb[9]

VGA_G3

C19

lcd_rgb[8]

VGA_G2

E12

lcd_rgb[7]

VGA_G1

C13

lcd_rgb[6]

VGA_G0

E15

lcd_rgb[5]

VGA_BLUE

VGA_B4

D13

lcd_rgb[4]

VGA_B3

E13

lcd_rgb[3]

VGA_B2

D17

lcd_rgb[2]

VGA_B1

E16

lcd_rgb[1]

VGA_B0

C15

lcd_rgb[0]

VGA_HSYNC

VGA_HSYNC

C20

hys

VGA_VSYNC

VGA_VSYNC

D20

vys

X1

SYS_CLK

G1

clk

K1

SYS_RST

AB12

rst_n

1

2

3

4

5

6

7

    module picture_new_borad (

       clk      ,

       rst_n    ,

       lcd_hs   ,

       lcd_vs   ,

       lcd_rgb   

       );

1

2

3

4

5

    input                   clk           ;

    input                   rst_n         ;

    output                  lcd_hs        ;

    output                  lcd_vs        ;

    output  [15:0]          lcd_rgb       ;

1

2

3

4

5

6

7

    module vga_driver(

                         clk,

                         rst_n,

                         hys,

                         vys,

                         lcd_rgb

                   );

1

2

3

4

5

    input                  clk      ;

    input                  rst_n    ;

    output                 hys      ;

    output                 vys      ;   

    output [15:0]          lcd_rgb  ;

1

2

3

4

5

6

7

8

9

10

11

12

13

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            h_cnt <= 0;

        end

        else if(add_h_cnt)begin

            if(end_h_cnt)

                h_cnt <= 0;

            else

                h_cnt <= h_cnt + 1;

        end

    end

    assign add_h_cnt = 1;       

    assign end_h_cnt = add_h_cnt && h_cnt== 800 - 1;

1

2

3

4

5

6

7

8

9

10

11

    always@(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            hys <= 0;

        end

        else if(add_h_cnt && h_cnt == 96 -1)begin

            hys <= 1'b1;

        end

        else if(end_h_cnt)begin

            hys <= 1'b0;

        end

    end

1

2

3

4

5

6

7

8

9

10

11

12

13

    always @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            v_cnt <= 0;

        end

        else if(add_v_cnt)begin

            if(end_v_cnt)

                v_cnt <= 0;

            else

                v_cnt <= v_cnt + 1;

        end

    end

    assign add_v_cnt = end_h_cnt;       

    assign end_v_cnt = add_v_cnt && v_cnt== 525 - 1;

1

2

3

4

5

6

7

8

9

10

11

    always  @(posedge clk or negedge rst_n)begin

        if(!rst_n)begin

            vys <= 1'b0;

        end

        else if(add_v_cnt && v_cnt == 2 - 1)begin

            vys <= 1'b1;

        end

        else if(end_v_cnt)begin

            vys <= 1'b0;

        end

    end

1

2

3

4

5

6

7

8

    always  @(*)begin

        green_area = distance < 2500 ;

    end

    always  @(*)begin

        valid_area = h_cnt >=(96+48) && h_cnt <(96+48+640) && v_cnt >=(2+33) && v_cnt < (2+33+480);

    end

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

    always  @(posedge clk or negedge rst_n)begin

        if(rst_n==1'b0)begin

            lcd_rgb <= 16'h0;

        end

        else if(valid_area)begin

            if(rom_area)begin

                lcd_rgb <= rom_data;

            end

            else begin

                lcd_rgb <= 16'b11111_111111_11111;

            end

        end

        else begin

            lcd_rgb <= 0;

        end

    end

1

2

3

    always@(*)begin

        rom_addr = (h_cnt-96-48-320+60-1) + 120*(v_cnt-2-33-240+27)。

    end

1

    reg    [9:0]           h_cnt  ;

1

2

    wire                   add_h_cnt;

    wire                   end_h_cnt;

1

    reg    [9:0]           v_cnt  ;

1

2

    wire                   add_v_cnt;

    wire                   end_v_cnt;

1

    reg    [15:0]          lcd_rgb;

1

2

    reg                    hys    ;

    reg                    vys    ;

1

2

    reg                    valid_area ;

    reg                    rom_area;

1

    reg  [12:0]            distance   ;

1

    reg  [15:0]            rom_data   ;

1

2

1

2

3

4

    vga_pll   module_1(

                       .inclk0     (clk    ),

                       .c0         (clk_0  )

                       );

1

2

3

4

5

6

7

    color module_6(  

                .clk        (clk_0  ),

                .rst_n      (rst_n  ),

                .hys        (lcd_hs ),

                .vys        (lcd_vs ),

                .lcd_rgb    (lcd_rgb)

                    );

1

    wire                    clk_0         ;

1

2

    wire         lcd_hs        ;

    wire                  lcd_vs        ;

1

    wire [15:0]       lcd_rgb       ;

器件(jiàn)

信(xìn)号(hào)線(xiàn)

信(xìn)号(hào)線(xiàn)

FPGA管(guǎn)脚

內(nèi)部(bù)信(xìn)号(hào)

U6,U7

SEG_E

SEG0

Y6

seg_ment[2]

SEG_DP

SEG1

W6

未用(yòng)到(dào)

SEG_G

SEG2

Y7

seg_ment[0]

SEG_F

SEG3

W7

seg_ment[1]

SEG_D

SEG4

P3

seg_ment[3]

SEG_C

SEG5

P4

seg_ment[4]

SEG_B

SEG6

R5

seg_ment[5]

SEG_A

SEG7

T3

seg_ment[6]

DIG1

DIG_EN1

T4

seg_sel[0]

DIG2

DIG_EN2

V4

seg_sel[1]

DIG3

DIG_EN3

V3

seg_sel[2]

DIG4

DIG_EN4

Y3

seg_sel[3]

DIG5

DIG_EN5

Y8

seg_sel[4]

DIG6

DIG_EN6

W8

seg_sel[5]

DIG7

DIG_EN7

W10

seg_sel[6]

DIG8

DIG_EN8

Y10

seg_sel[7]

X1

SYS_CLK

G1

clk

K1

SYS_RST

AB12

rst_n