XILINX偶然加载不(bù)成(chéng)功的(de)問(wèn)題(tí)原因(yīn)及(jí)解(jiě)決方(fāng)法

XILINX偶然加载不(bù)成(chéng)功的(de)問(wèn)題(tí)原因(yīn)及(jí)解(jiě)決方(fāng)法

本(běn)文(wén)为(wèi)明(míng)德揚原創文(wén)章(zhāng)，轉(zhuǎn)载請注明(míng)出(chū)处！

一(yī)、項目背景

明(míng)德揚(MDY)在(zài)2021年(nián)承担了(le)多(duō)个(gè)基于(yú)XILINX芯片(piàn)的(de)研發(fà)項目，包(bāo)括VPX网(wǎng)絡透明(míng)傳輸項目(芯片(piàn)为(wèi)XC7K325T-2FBG900)、某高(gāo)端测試儀項目(芯片(piàn)为(wèi)XCKU060-FFVA1156)、某网(wǎng)閘設備項目(芯片(piàn)为(wèi)XC7Z030-FBG676)等，另(lìng)外(wài)，明(míng)德揚自(zì)研了(le)基于(yú)XC7K325T-2FBG900和(hé)基于(yú)XC7K410T-2FBG900芯片(piàn)的(de)核心(xīn)板，在(zài)XILINX研發(fà)領域擁有(yǒu)豐富的(de)經(jīng)验(yàn)。即使擁有(yǒu)豐富經(jīng)验(yàn)和(hé)積累，每个(gè)新項目我(wǒ)们(men)均要(yào)投入(rù)相當大的(de)精力去(qù)研發(fà)。例如(rú)本(běn)文(wén)章(zhāng)分(fēn)享的(de)案(àn)例，在(zài)一(yī)个(gè)研發(fà)設備的(de)壓力测試中(zhōng)，每隔3分(fēn)鐘(zhōng)对(duì)設備進(jìn)行斷電(diàn)複位重(zhòng)啟，部(bù)分(fēn)設備会(huì)出(chū)現(xiàn)低于(yú)1%概率的(de)FPGA加载不(bù)成(chéng)功，重(zhòng)啟300多(duō)次(cì)，会(huì)存豐1~3次(cì)的(de)加载失敗。

二(èr)、XILINX的(de)上(shàng)電(diàn)啟動(dòng)流程

FPGA上(shàng)電(diàn)啟動(dòng)包(bāo)含三(sān)大流程，分(fēn)别是(shì)Setup，Bitstream Loading和(hé)Startup Sequence。本(běn)次(cì)故障的(de)現(xiàn)象(xiàng)是(shì)FLASH有(yǒu)概率无法加载，因(yīn)此(cǐ)定(dìng)位出(chū)現(xiàn)問(wèn)題(tí)的(de)流程是(shì)Setup。

在(zài)第(dì)一(yī)階(jiē)段(duàn)的(de)流程中(zhōng)，FPGA首先(xiān)要(yào)上(shàng)電(diàn)，其中(zhōng)VCCINT、VCCBRAM、VCCAUX、VCCIO要(yào)以(yǐ)由(yóu)低到(dào)高(gāo)的(de)順序依次(cì)上(shàng)電(diàn)。當芯片(piàn)上(shàng)電(diàn)後(hòu)，電(diàn)壓达(dá)到(dào)VCCO後(hòu)在(zài)10~50ms內(nèi)，init_b会(huì)拉高(gāo)，初始化(huà)完成(chéng)，FPGA開(kāi)始加载配置工作。

但是(shì)FPGA上(shàng)電(diàn)第(dì)一(yī)次(cì)加载时(shí)，與(yǔ)PROGRAM_B信(xìn)号(hào)沒(méi)有(yǒu)關(guān)系(xì)，只(zhī)需要(yào)达(dá)到(dào)init_b的(de)延遲时(shí)間(jiān)，當init_b拉高(gāo)，FPGA就(jiù)会(huì)加载配置。

三(sān)、問(wèn)題(tí)原因(yīn)：

FPGA上(shàng)電(diàn)时(shí)序图(tú)如(rú)图(tú)1所(suǒ)示，时(shí)序要(yào)求如(rú)表(biǎo)1所(suǒ)示。上(shàng)電(diàn)後(hòu)init_b会(huì)延遲10~50ms後(hòu)拉高(gāo)，然後(hòu)CCLK開(kāi)始輸出(chū)，加载外(wài)部(bù)FLASH。通(tòng)过(guò)示波(bō)器实测Tpor大約是(shì)20ms左(zuǒ)右(yòu)。而(ér)且經(jīng)过(guò)反(fǎn)複测量(liàng)發(fà)現(xiàn)，Tpor的(de)延时(shí)是(shì)相对(duì)于(yú)VCCINT電(diàn)壓啟動(dòng)後(hòu)的(de)。

图(tú)1：FPGA上(shàng)電(diàn)啟動(dòng)时(shí)序

表(biǎo)1：FPGA上(shàng)電(diàn)时(shí)序要(yào)求

       因(yīn)此(cǐ)，如(rú)果(guǒ)FPGA的(de)鍊(liàn)路(lù)啟動(dòng)时(shí)間(jiān)过(guò)长，整个(gè)鍊(liàn)路(lù)啟動(dòng)时(shí)間(jiān)超过(guò)50ms的(de)时(shí)候，init_b信(xìn)号(hào)的(de)上(shàng)升(shēng)沿就(jiù)会(huì)正(zhèng)好(hǎo)卡(kǎ)在(zài)3.3V電(diàn)壓啟動(dòng)的(de)过(guò)程中(zhōng)，如(rú)图(tú)2所(suǒ)示。此(cǐ)时(shí)FPGA認为(wèi)已經(jīng)可(kě)以(yǐ)進(jìn)行加载流程，因(yīn)此(cǐ)發(fà)送CCLK給(gěi)外(wài)部(bù)FLASH。但是(shì)當前(qián)3.3V電(diàn)壓僅爬升(shēng)到(dào)1.9V，還(huán)不(bù)足以(yǐ)啟動(dòng)FLASH芯片(piàn)，因(yīn)此(cǐ)FLASH芯片(piàn)不(bù)会(huì)響應(yìng)，FPGA在(zài)得不(bù)到(dào)FLASH回(huí)應(yìng)後(hòu)，init_b信(xìn)号(hào)再次(cì)拉低，表(biǎo)示FLASH加载过(guò)程出(chū)現(xiàn)异(yì)常。導致(zhì)連(lián)上(shàng)仿真(zhēn)器發(fà)現(xiàn)FLASH沒(méi)有(yǒu)加载成(chéng)功。

图(tú)2：故障情(qíng)況下(xià)的(de)上(shàng)電(diàn)时(shí)序（黃線(xiàn)：3.3V 藍(lán)線(xiàn)：init_b）

四(sì)、解(jiě)決方(fāng)案(àn)

1、  減少(shǎo)電(diàn)源鍊(liàn)路(lù)啟動(dòng)的(de)时(shí)間(jiān)，将时(shí)間(jiān)控制在(zài)50ms以(yǐ)內(nèi)，同(tóng)时(shí)尋找(zhǎo)導通(tòng)时(shí)間(jiān)更(gèng)短(duǎn)的(de)MOS管(guǎn)，讓3.3V電(diàn)壓爬升(shēng)的(de)时(shí)間(jiān)縮短(duǎn)至(zhì)1ms左(zuǒ)右(yòu)。

2、  由(yóu)于(yú)故障的(de)根(gēn)本(běn)原因(yīn)在(zài)于(yú)FPGA開(kāi)始加载FLASH时(shí)，3.3V點(diǎn)沒(méi)有(yǒu)达(dá)到(dào)FLASH的(de)工作電(diàn)壓，因(yīn)此(cǐ)可(kě)以(yǐ)嘗試更(gèng)換一(yī)片(piàn)宽(kuān)壓FLASH芯片(piàn)，看(kàn)看(kàn)問(wèn)題(tí)能(néng)否解(jiě)決。

图(tú)3：故障修複後(hòu)的(de)上(shàng)電(diàn)时(shí)序（黃線(xiàn)：3.3V 藍(lán)線(xiàn)：init_b）

温(wēn)馨提(tí)示：明(míng)德揚擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：

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