如(rú)果(guǒ)同(tóng)学们(men)的(de)問(wèn)題(tí)我(wǒ)们(men)帖子里(lǐ)面(miàn)沒(méi)有(yǒu)的(de)請第(dì)一(yī)时(shí)間(jiān)聯系(xì)我(wǒ)微信(xìn)同(tóng)步：18022857217吴老(lǎo)师(shī)，我(wǒ)们(men)对(duì)新問(wèn)題(tí)進(jìn)行補充！
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一(yī)、VIVADO TCL問(wèn)題(tí)
【問(wèn)題(tí)1.1】 在(zài)TCL開(kāi)發(fà)中(zhōng)，生(shēng)成(chéng)BIT流階(jiē)段(duàn)出(chū)現(xiàn)錯誤，提(tí)示“Unspecified I/O Standard” 的(de)錯誤，如(rú)下(xià)
答(dá)：1. 如(rú)果(guǒ)是(shì)使用(yòng)MDY開(kāi)發(fà)板，則其管(guǎn)脚文(wén)件(jiàn)必引用(yòng)以(yǐ)下(xià)目录(lù)的(de)：F:svnmdy_flow_common_mdyCommForBoard_mdyBoardPin。不(bù)能(néng)是(shì)自(zì)己配置的(de)。 2. 注意(yì)工程頂层文(wén)件(jiàn)的(de)接口(kǒu)名，必須與(yǔ)管(guǎn)脚文(wén)件(jiàn)里(lǐ)的(de)名稱相同(tóng)，如(rú)果(guǒ)不(bù)同(tóng)，要(yào)改頂层文(wén)件(jiàn)的(de)接口(kǒu)信(xìn)号(hào)名！！ 例如(rú)下(xià)面(miàn)案(àn)例中(zhōng)，左(zuǒ)邊(biān)的(de)頂层文(wén)件(jiàn)定(dìng)義了(le)接口(kǒu)lcd_rgb， 但右(yòu)邊(biān)的(de)管(guǎn)脚文(wén)件(jiàn)里(lǐ)沒(méi)有(yǒu)定(dìng)義信(xìn)号(hào)，而(ér)是(shì)定(dìng)義了(le)lcd_dat。因(yīn)此(cǐ)，要(yào)将左(zuǒ)邊(biān)的(de)信(xìn)号(hào)lcd_rgb改为(wèi)lcd_dat。
【問(wèn)題(tí)1.2】在(zài)TCL開(kāi)發(fà)中(zhōng)，提(tí)示找(zhǎo)不(bù)到(dào)模块(kuài)，該模块(kuài)名为(wèi)：altpll等，如(rú)下(xià)图(tú)
答(dá)：上(shàng)面(miàn)是(shì)提(tí)示模块(kuài)“altpll”找(zhǎo)不(bù)到(dào)。 思(sī)路(lù)：
1. 如(rú)果(guǒ)是(shì)您用(yòng)代(dài)碼写的(de)模块(kuài)，就(jiù)是(shì)表(biǎo)示文(wén)件(jiàn)列表(biǎo)中(zhōng)缺少(shǎo)这(zhè)个(gè)模块(kuài)，請把这(zhè)个(gè)模块(kuài)添加進(jìn)文(wén)件(jiàn)列表(biǎo)，或(huò)者(zhě)文(wén)件(jiàn)列表(biǎo)中(zhōng)的(de)定(dìng)義搞錯了(le)（不(bù)要(yào)是(shì)BOTH_FILE類(lèi)型，这(zhè)个(gè)是(shì)仿真(zhēn)用(yòng)的(de)）。
2. 該模块(kuài)是(shì)一(yī)个(gè)設計(jì)庫文(wén)件(jiàn)或(huò)者(zhě)是(shì)ALTERA設計(jì)譯，那(nà)麼(me)檢查一(yī)下(xià)TCL中(zhōng)的(de)宏定(dìng)義，要(yào)定(dìng)義成(chéng)VIVADO，即 `define VIVADO 1。
【問(wèn)題(tí)1.3】運行TCL脚本(běn)时(shí)，提(tí)示：couldn't open "../src/mdyLogGen.mdy":no such file or directory。
答(dá)：mdyLogGen是(shì)用(yòng)来(lái)産生(shēng)“串口(kǒu)調試信(xìn)息”的(de)一(yī)个(gè)文(wén)件(jiàn)，當您不(bù)需要(yào)使用(yòng)或(huò)不(bù)清(qīng)楚是(shì)什麼(me)时(shí)，在(zài)TCL或(huò)DO文(wén)件(jiàn)里(lǐ)最(zuì)上(shàng)面(miàn)添加一(yī)句(jù)：set LOGGEN_EN 0
这(zhè)樣(yàng)就(jiù)關(guān)閉了(le)該功能(néng)，就(jiù)不(bù)会(huì)報錯了(le)。
【問(wèn)題(tí)1.4】 提(tí)示編譯“altera_mf.v”文(wén)件(jiàn)有(yǒu)錯誤。
答(dá)：該問(wèn)題(tí)與(yǔ)【問(wèn)題(tí)2.3】一(yī)樣(yàng)，可(kě)解(jiě)決相同(tóng)解(jiě)決方(fāng)法。
【問(wèn)題(tí)1.5】VIVADO報錯：ERROR: [DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 60.006 MHz (CLKIN1_PERIOD, net clk_IBUF) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X0Y1 (cell u_xilinx_pll/MMCME2_ADV_inst) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1440.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please run update_timing to update the MMCM settings. If that does not work, adjust either the input period CLKINx_PERIOD (33.330002), multiplication factor CLKFBOUT_MULT_F (2.000000) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.
答(dá)：在(zài)使用(yòng)mdyPLLXilinx的(de)时(shí)候，不(bù)符合要(yào)求。
首先(xiān)理解(jiě)一(yī)下(xià)PLL的(de)輸出(chū)时(shí)鐘(zhōng)是(shì)如(rú)何計(jì)算的(de)，其計(jì)算公式通(tòng)常为(wèi)：輸出(chū)时(shí)鐘(zhōng) = 輸入(rù)时(shí)鐘(zhōng)*M/D。例如(rú)輸入(rù)时(shí)鐘(zhōng)为(wèi)50M，M为(wèi)15，D为(wèi)3，則輸出(chū)时(shí)鐘(zhōng)为(wèi)250M。
注意(yì)一(yī)下(xià)以(yǐ)上(shàng)規範，1. M和(hé)D为(wèi)整數，不(bù)超过(guò)64，不(bù)能(néng)为(wèi)0。2. 輸入(rù)时(shí)鐘(zhōng)*M必須在(zài)一(yī)定(dìng)範圍，上(shàng)面(miàn)的(de)提(tí)示就(jiù)是(shì)要(yào)求在(zài)600~1440M之間(jiān)。
也(yě)就(jiù)是(shì)说(shuō)，如(rú)果(guǒ)輸入(rù)时(shí)鐘(zhōng)为(wèi)50M，那(nà)麼(me)M必須大于(yú)等于(yú)12，小于(yú)28.8。
二(èr)、QUARTUS TCL問(wèn)題(tí)
【問(wèn)題(tí)2.1】提(tí)示：quartus_sh 不(bù)是(shì)內(nèi)部(bù)或(huò)者(zhě)外(wài)部(bù)命令，也(yě)不(bù)是(shì)可(kě)運行的(de)程序
答(dá)：需要(yào)設置電(diàn)腦的(de)环(huán)境變(biàn)量(liàng)，将quartus软(ruǎn)件(jiàn)中(zhōng)bin目录(lù)，添加到(dào)系(xì)統的(de)环(huán)境變(biàn)量(liàng)PATH中(zhōng)。添加後(hòu)，重(zhòng)新再打(dǎ)開(kāi)cmd窗(chuāng)口(kǒu)。
【問(wèn)題(tí)2.2】運行TCL脚本(běn)时(shí)，提(tí)示：couldn't open "../src/mdyLogGen.mdy":no such file or directory。
【問(wèn)題(tí)2.3】 錯誤提(tí)示：can't resolve reference to object "IS_VALID_FAMILY" file: altera_mf.v
答(dá)：注意(yì)一(yī)下(xià)，altera_mf.v文(wén)件(jiàn)是(shì)仿真(zhēn)庫来(lái)的(de)，是(shì)仿真(zhēn)才用(yòng)到(dào)的(de)。所(suǒ)以(yǐ)在(zài)文(wén)件(jiàn)列表(biǎo)里(lǐ)，該文(wén)件(jiàn)的(de)類(lèi)型要(yào)为(wèi)BOTH_FILE
三(sān)、MODELSIM DO問(wèn)題(tí)
【問(wèn)題(tí)3.1】在(zài)跑VIVADO的(de)仿真(zhēn)时(shí)，提(tí)示“could not find 'glbl'”
答(dá)：glbl这(zhè)个(gè)是(shì)VIVADO特(tè)有(yǒu)的(de)一(yī)个(gè)模块(kuài)，需要(yào)在(zài)VIVADO庫中(zhōng)調用(yòng)。如(rú)果(guǒ)说(shuō)找(zhǎo)不(bù)到(dào)此(cǐ)模块(kuài)，说(shuō)明(míng)VIVADO的(de)庫調用(yòng)不(bù)正(zhèng)确。
所(suǒ)以(yǐ)看(kàn)上(shàng)图(tú)中(zhōng)，前(qián)面(miàn)的(de)錯誤，Faile to access library，说(shuō)明(míng)引用(yòng)庫不(bù)成(chéng)功。
【問(wèn)題(tí)3.2】MODELSIM仿真(zhēn)出(chū)錯，提(tí)示如(rú)：Faile to access library ‘unimacro_ver’ at "unimacro_ver" 等錯誤。
答(dá)：这(zhè)是(shì)仿真(zhēn)使用(yòng)到(dào)的(de)庫未添加成(chéng)功的(de)意(yì)思(sī)。我(wǒ)们(men)仿真(zhēn)的(de)时(shí)候，需要(yào)添加FPGA的(de)一(yī)些仿真(zhēn)庫，这(zhè)个(gè)仿真(zhēn)庫包(bāo)括了(le)一(yī)些仿真(zhēn)模块(kuài)的(de)信(xìn)息。
VIVADO仿真(zhēn)庫的(de)添加方(fāng)法，可(kě)以(yǐ)看(kàn)：F:/svn/mdy_flow_common/06_mdyCommForBoardTest/lib/xilinx/修改modelsim.ini文(wén)件(jiàn).txt
ALTERA仿真(zhēn)庫的(de)添加方(fāng)法，直(zhí)接将F:/svn/mdy_flow_common/06_mdyCommForBoardTest/lib/altera/altera_mf.v文(wén)件(jiàn)加到(dào)文(wén)件(jiàn)列表(biǎo)中(zhōng)。
LATTICE仿真(zhēn)庫的(de)添加方(fāng)法，可(kě)以(yǐ)看(kàn)：F:/svnmdy_flow_common/06_mdyCommForBoardTest/lib/lattice/修改modelsim.ini文(wén)件(jiàn).txt
【問(wèn)題(tí)3.3】仿真(zhēn)QUARTUS，提(tí)示：Instantiation of "altpll" failed. the design unit was not found.
答(dá)：上(shàng)面(miàn)是(shì)提(tí)示，模块(kuài)“altpll”(或(huò)其他(tā)名字(zì))找(zhǎo)不(bù)到(dào)。請根(gēn)據(jù)以(yǐ)下(xià)思(sī)路(lù)来(lái)找(zhǎo)。
1. 前(qián)提(tí)条(tiáo)件(jiàn)：該模块(kuài)不(bù)是(shì)自(zì)己写的(de)；ALTERA模式。解(jiě)決方(fāng)法：就(jiù)很有(yǒu)可(kě)能(néng)是(shì)庫文(wén)件(jiàn)缺失，这(zhè)个(gè)时(shí)候要(yào)添加庫文(wén)件(jiàn)。ALTERA的(de)庫文(wén)件(jiàn)添加方(fāng)式：直(zhí)接将F:/svn/mdy_flow_common/06_mdyCommForBoardTest/lib/altera/altera_mf.v文(wén)件(jiàn)加到(dào)文(wén)件(jiàn)列表(biǎo)中(zhōng)。如(rú)果(guǒ)仍然无效，請看(kàn)下(xià)一(yī)步。
2. 前(qián)提(tí)条(tiáo)件(jiàn)：是(shì)自(zì)己生(shēng)成(chéng)的(de)IP核的(de)子模块(kuài)，并生(shēng)成(chéng)的(de)IP核目录(lù)，能(néng)搜索到(dào)相同(tóng)名字(zì)的(de)模块(kuài)。解(jiě)決方(fāng)法：将生(shēng)成(chéng)的(de)子模块(kuài)添加到(dào)工程，或(huò)者(zhě)f文(wén)件(jiàn)列表(biǎo)（注意(yì)，不(bù)僅要(yào)添加qip文(wén)件(jiàn)，還(huán)要(yào)添加提(tí)示的(de)模块(kuài)文(wén)件(jiàn)），如(rú)下(xià)图(tú)。
上(shàng)图(tú)中(zhōng)的(de)文(wén)件(jiàn)列表(biǎo)，1是(shì)qip文(wén)件(jiàn)，是(shì)QUARTUS要(yào)用(yòng)到(dào)的(de)；2~4是(shì)IP核生(shēng)成(chéng)的(de)文(wén)件(jiàn)，均要(yào)添加進(jìn)来(lái)。
注意(yì)，2~4是(shì)VHDL文(wén)件(jiàn)，即IP核生(shēng)成(chéng)了(le)VHDL格式的(de)文(wén)件(jiàn)，那(nà)麼(me)在(zài)前(qián)面(miàn)的(de)文(wén)件(jiàn)類(lèi)型中(zhōng)，應(yìng)該为(wèi)：BOTH_FILE_VHDL。
【問(wèn)題(tí)3.4】 Error: can't read "LOGGEN_EN": no such variable
答(dá)：該問(wèn)題(tí)，類(lèi)似于(yú)本(běn)贴的(de)問(wèn)題(tí)1.3，請看(kàn)那(nà)个(gè)問(wèn)題(tí)答(dá)案(àn)。
【問(wèn)題(tí)3.5】出(chū)現(xiàn)如(rú)下(xià)錯誤提(tí)示“Faile to access library 'work' to 'work”，如(rú)下(xià)图(tú)。
答(dá)：注意(yì)問(wèn)題(tí)中(zhōng)，是(shì)提(tí)示“work”庫找(zhǎo)不(bù)到(dào)，而(ér)不(bù)是(shì)其他(tā)的(de)仿真(zhēn)庫。 解(jiě)決方(fāng)法，在(zài)DO文(wén)件(jiàn)中(zhōng)，添加命令“mdyVerifyStart”，下(xià)图(tú)所(suǒ)示。在(zài)下(xià)面(miàn)中(zhōng)“1”的(de)位置之後(hòu)，“3”位置之前(qián)添加。
四(sì)、LATTICE TCL問(wèn)題(tí)
五(wǔ)、安(ān)路(lù)FPGA TCL問(wèn)題(tí)
