什麼(me)是(shì)FIFO

 下(xià)图(tú)为(wèi)分(fēn)别为(wèi)單时(shí)鐘(zhōng)FIFO和(hé)双(shuāng)时(shí)鐘(zhōng)FIFO的(de)符号(hào)图(tú)：

從图(tú)中(zhōng)我(wǒ)们(men)可(kě)以(yǐ)看(kàn)到(dào)，單时(shí)鐘(zhōng)FIFO具有(yǒu)一(yī)个(gè)独立的(de)时(shí)鐘(zhōng)端口(kǒu)clock，當Clock上(shàng)升(shēng)沿到(dào)达(dá)时(shí)，且wrreq有(yǒu)效时(shí)，将data[7..0]中(zhōng)的(de)數據(jù)写入(rù)FIFO；當Clock上(shàng)升(shēng)沿到(dào)达(dá)时(shí)，且rdreq有(yǒu)效时(shí)，将q[7..0]中(zhōng)的(de)數據(jù)輸出(chū)FIFO；full是(shì)滿标(biāo)志位，當FIFO写滿时(shí)有(yǒu)效，almost_full是(shì)将滿标(biāo)志，當快(kuài)写滿时(shí)有(yǒu)效，almost_full數值可(kě)以(yǐ)配置；同(tóng)理empty與(yǔ)almost_empty是(shì)空标(biāo)志和(hé)将要(yào)空标(biāo)志，自(zì)己也(yě)可(kě)以(yǐ)配置almost_empty。usedw[7..0]是(shì)當前(qián)FIFO可(kě)以(yǐ)使用(yòng)的(de)數據(jù)。sclr是(shì)同(tóng)步清(qīng)零(líng)，當有(yǒu)效时(shí)且Clocks上(shàng)升(shēng)沿到(dào)达(dá)时(shí)清(qīng)楚FIFO的(de)數據(jù)；aclr是(shì)异(yì)步清(qīng)零(líng)，當有(yǒu)效时(shí)清(qīng)除FIFO的(de)數據(jù)。

  双(shuāng)时(shí)鐘(zhōng)FIFO和(hé)單时(shí)鐘(zhōng)FIFO基本(běn)一(yī)樣(yàng)，就(jiù)是(shì)读(dú)写分(fēn)别采用(yòng)不(bù)同(tóng)的(de)时(shí)鐘(zhōng)信(xìn)号(hào)。wrfull为(wèi)写滿标(biāo)志，wrempty为(wèi)写空标(biāo)志，當我(wǒ)们(men)想(xiǎng)在(zài)只(zhī)有(yǒu)FIFO空的(de)时(shí)候才能(néng)写入(rù)时(shí)就(jiù)用(yòng)wrempty来(lái)判斷，wrusedw[8..0]写入(rù)多(duō)少(shǎo)數據(jù)，rdusedw[8..0]能(néng)读(dú)出(chū)多(duō)少(shǎo)數據(jù)。这(zhè)里(lǐ)将写入(rù)的(de)數據(jù)和(hé)刻度(dù)的(de)數據(jù)分(fēn)開(kāi)計(jì)數的(de)原因(yīn)是(shì)，當我(wǒ)们(men)写入(rù)數據(jù)长度(dù)和(hé)读(dú)數據(jù)长度(dù)不(bù)同(tóng)时(shí)，比如(rú)写的(de)數據(jù)长度(dù)是(shì)16位，读(dú)的(de)數據(jù)长度(dù)是(shì)8位，當写入(rù)一(yī)个(gè)數據(jù)wrusedw[8..0]=1，而(ér)rdusedw[8..0]=2。rdfull是(shì)读(dú)滿标(biāo)志，當我(wǒ)们(men)要(yào)想(xiǎng)要(yào)只(zhī)有(yǒu)写滿时(shí)才可(kě)读(dú)可(kě)根(gēn)據(jù)这(zhè)个(gè)标(biāo)志判斷（读(dú)數據(jù)包(bāo)）。rdempty读(dú)空标(biāo)志，當FIFO沒(méi)有(yǒu)可(kě)读(dú)數據(jù)时(shí)有(yǒu)效。aclr异(yì)步請零(líng)。双(shuāng)时(shí)鐘(zhōng)FIFO只(zhī)有(yǒu)异(yì)步清(qīng)零(líng)。

三(sān)：不(bù)同(tóng)結構的(de)FIFO各(gè)有(yǒu)什麼(me)作用(yòng)
單时(shí)鐘(zhōng)FIFO：

單时(shí)鐘(zhōng)FIFO常用(yòng)于(yú)片(piàn)內(nèi)數據(jù)交互，例如(rú)，在(zài)FPGA的(de)控制下(xià)從外(wài)部(bù)傳感(gǎn)器读(dú)取(qǔ)到(dào)的(de)一(yī)連(lián)串傳感(gǎn)器數據(jù)，首先(xiān)被(bèi)写入(rù)FIFO中(zhōng)，然後(hòu)再以(yǐ)UART串口(kǒu)的(de)數據(jù)發(fà)送速率将數據(jù)依次(cì)發(fà)送出(chū)去(qù)。由(yóu)于(yú)傳感(gǎn)器的(de)單次(cì)读(dú)取(qǔ)數據(jù)可(kě)能(néng)很快(kuài)，但并不(bù)是(shì)时(shí)刻都需要(yào)采集數據(jù)，例如(rú)某傳感(gǎn)器使用(yòng)SPI接口(kǒu)的(de)協議，FPGA以(yǐ)2M的(de)SPI數據(jù)速率從該傳感(gǎn)器中(zhōng)读(dú)取(qǔ)20个(gè)數據(jù)，然後(hòu)以(yǐ)9600的(de)波(bō)特(tè)率通(tòng)过(guò)串口(kǒu)發(fà)送出(chū)去(qù)。此(cǐ)过(guò)程每秒(miǎo)鐘(zhōng)執行一(yī)次(cì)。因(yīn)为(wèi)2M的(de)數據(jù)速率遠(yuǎn)高(gāo)于(yú)串口(kǒu)9600的(de)波(bō)特(tè)率，因(yīn)此(cǐ)需要(yào)将從傳感(gǎn)器中(zhōng)采集到(dào)的(de)數據(jù)首先(xiān)用(yòng)FIFO緩存起来(lái)，然後(hòu)再以(yǐ)串口(kǒu)的(de)數據(jù)速率緩慢(màn)發(fà)送出(chū)去(qù)。这(zhè)里(lǐ)，由(yóu)于(yú)傳感(gǎn)器數據(jù)的(de)读(dú)取(qǔ)和(hé)串口(kǒu)數據(jù)的(de)發(fà)送都是(shì)可(kě)以(yǐ)同(tóng)步于(yú)同(tóng)一(yī)个(gè)时(shí)鐘(zhōng)的(de)，因(yīn)此(cǐ)可(kě)以(yǐ)使用(yòng)單时(shí)鐘(zhōng)結構的(de)FIFO来(lái)实現(xiàn)此(cǐ)功能(néng)。

双(shuāng)时(shí)鐘(zhōng)FIFO：

  双(shuāng)时(shí)鐘(zhōng)FIFO的(de)一(yī)个(gè)典型應(yìng)用(yòng)就(jiù)是(shì)异(yì)步數據(jù)的(de)收(shōu)發(fà)。

  所(suǒ)謂异(yì)步數據(jù)是(shì)指數據(jù)的(de)發(fà)送端和(hé)接收(shōu)端分(fēn)别同(tóng)步與(yǔ)不(bù)同(tóng)的(de)时(shí)鐘(zhōng)域，使用(yòng)双(shuāng)时(shí)鐘(zhōng)FIFO的(de)独立的(de)读(dú)写时(shí)鐘(zhōng)結構，能(néng)够将不(bù)同(tóng)时(shí)鐘(zhōng)域中(zhōng)的(de)數據(jù)同(tóng)步到(dào)所(suǒ)需的(de)时(shí)鐘(zhōng)域系(xì)統中(zhōng)。例如(rú)，在(zài)一(yī)个(gè)視頻图(tú)像采集系(xì)統中(zhōng)，实現(xiàn)将攝像头(tóu)采集的(de)數據(jù)通(tòng)过(guò)VGA在(zài)顯示器上(shàng)顯示。攝像头(tóu)輸入(rù)的(de)數據(jù)长度(dù)和(hé)速度(dù)與(yǔ)輸出(chū)到(dào)VGA顯示的(de)數據(jù)长度(dù)和(hé)速度(dù)都不(bù)相同(tóng)，这(zhè)種(zhǒng)情(qíng)況下(xià)使用(yòng)双(shuāng)时(shí)鐘(zhōng)FIFO。

四(sì)：如(rú)何在(zài)Altera FPGA中(zhōng)使用(yòng)FIFO实現(xiàn)功能(néng)設計(jì)
在(zài)Altera FPGA中(zhōng)使用(yòng)FIFO实現(xiàn)用(yòng)戶功能(néng)設計(jì)主(zhǔ)要(yào)有(yǒu)三(sān)種(zhǒng)实現(xiàn)方(fāng)式，第(dì)一(yī)種(zhǒng)为(wèi)用(yòng)戶根(gēn)據(jù)需求自(zì)己編写FIFO邏輯，當用(yòng)戶对(duì)于(yú)FIFO的(de)功能(néng)有(yǒu)特(tè)殊需求时(shí)，可(kě)以(yǐ)使用(yòng)此(cǐ)種(zhǒng)方(fāng)式实現(xiàn)，但此(cǐ)種(zhǒng)方(fāng)式要(yào)求用(yòng)戶有(yǒu)較高(gāo)的(de)RTL設計(jì)能(néng)力。第(dì)二(èr)種(zhǒng)方(fāng)式为(wèi)使用(yòng)第(dì)三(sān)方(fāng)提(tí)供的(de)開(kāi)源IP核，此(cǐ)種(zhǒng)IP核以(yǐ)源碼的(de)形式提(tí)供，能(néng)够快(kuài)速的(de)應(yìng)用(yòng)到(dào)用(yòng)戶系(xì)統中(zhōng)，當用(yòng)戶对(duì)FIFO功能(néng)有(yǒu)特(tè)殊需求时(shí)，可(kě)以(yǐ)在(zài)此(cǐ)源碼的(de)基礎上(shàng)進(jìn)行修改，以(yǐ)适應(yìng)自(zì)己的(de)系(xì)統需求。第(dì)三(sān)種(zhǒng)方(fāng)式为(wèi)使用(yòng)Quartus II软(ruǎn)件(jiàn)提(tí)供的(de)免費FIFO IP核，此(cǐ)種(zhǒng)方(fāng)式下(xià)，Quartus II软(ruǎn)件(jiàn)为(wèi)用(yòng)戶提(tí)供了(le)友好(hǎo)的(de)图(tú)形化(huà)界面(miàn)方(fāng)便用(yòng)戶对(duì)FIFO的(de)各(gè)種(zhǒng)參數和(hé)結構進(jìn)行配置，生(shēng)成(chéng)的(de)FIFO IP核針(zhēn)对(duì)Altera不(bù)同(tóng)系(xì)列的(de)器件(jiàn)，還(huán)可(kě)以(yǐ)实現(xiàn)結構上(shàng)的(de)优化(huà)。

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邏輯設計(jì)基本(běn)功修煉課，降低学習FPGA門(mén)檻的(de)同(tóng)时(shí)，增加了(le)学習的(de)趣味性(xìng)

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