FPGA設計(jì)仿真(zhēn)验(yàn)證的(de)原理和(hé)方(fāng)法

如(rú)下(xià)图(tú)所(suǒ)示是(shì)FPGA設計(jì)仿真(zhēn)验(yàn)證的(de)基本(běn)方(fāng)法。

FPGA設計(jì)仿真(zhēn)验(yàn)證基本(běn)方(fāng)法

FPGA設計(jì)仿真(zhēn)的(de)切(qiè)入(rù)點(diǎn)
在(zài)FPGA的(de)設計(jì)中(zhōng)，完整的(de)設計(jì)流程往往会(huì)涉及(jí)多(duō)个(gè)EDA工具，比如(rú)設計(jì)輸入(rù)工具、綜合工具、布(bù)局(jú)布(bù)線(xiàn)工具、仿真(zhēn)工具等。如(rú)何将这(zhè)些EDA工具進(jìn)行适當的(de)結合，在(zài)符合各(gè)个(gè)工具接口(kǒu)情(qíng)況下(xià)發(fà)揮各(gè)个(gè)工具的(de)特(tè)长，是(shì)每一(yī)个(gè)FPGA設計(jì)工程师(shī)都要(yào)面(miàn)臨的(de)問(wèn)題(tí)。
如(rú)下(xià)图(tú)所(suǒ)示是(shì)利用(yòng)仿真(zhēn)工具ModelSim與(yǔ)綜合工具FPGA Compiler II及(jí)布(bù)線(xiàn)工具Foundation Series或(huò)Quartus相配合实現(xiàn)FPGA設計(jì)的(de)流程图(tú)。

FPGA設計(jì)仿真(zhēn)切(qiè)入(rù)點(diǎn)

在(zài)設計(jì)輸入(rù)階(jiē)段(duàn)，由(yóu)于(yú)Modelsim僅支持(chí)VHDL或(huò)Verilog HDL，所(suǒ)以(yǐ)在(zài)選用(yòng)多(duō)種(zhǒng)設計(jì)輸入(rù)工具时(shí)，可(kě)以(yǐ)使用(yòng)文(wén)本(běn)編輯器完成(chéng)HDL語(yǔ)言的(de)輸入(rù)。當然也(yě)可(kě)以(yǐ)利用(yòng)相應(yìng)的(de)工具以(yǐ)图(tú)形方(fāng)式完成(chéng)輸入(rù)，但必須能(néng)够導出(chū)对(duì)應(yìng)的(de)VHDL或(huò)Verilog HDL格式。
近(jìn)年(nián)来(lái)出(chū)現(xiàn)的(de)图(tú)形化(huà)HDL設計(jì)工具，可(kě)以(yǐ)接收(shōu)邏輯結構图(tú)、狀态轉(zhuǎn)換图(tú)、數據(jù)流图(tú)、控制流程图(tú)及(jí)真(zhēn)值表(biǎo)等輸入(rù)方(fāng)式，并通(tòng)过(guò)配置的(de)翻譯器将这(zhè)些图(tú)形格式轉(zhuǎn)化(huà)为(wèi)HDL文(wén)件(jiàn)，如(rú)Mentor Graphics公司的(de)Renoir，Xilinx公司的(de)Foundation系(xì)列都带(dài)有(yǒu)将狀态轉(zhuǎn)換图(tú)翻譯成(chéng)HDL文(wén)本(běn)的(de)設計(jì)工具。
從上(shàng)图(tú)可(kě)以(yǐ)看(kàn)出(chū)，在(zài)FPGA設計(jì)过(guò)程中(zhōng)，有(yǒu)3处可(kě)以(yǐ)使用(yòng)Modelsim進(jìn)行仿真(zhēn)。

（1）寄存器傳輸級（RTL）仿真(zhēn)。

此(cǐ)級仿真(zhēn)是(shì)对(duì)設計(jì)的(de)語(yǔ)法和(hé)基本(běn)功能(néng)進(jìn)行验(yàn)證（不(bù)含时(shí)序信(xìn)息）。在(zài)RTL仿真(zhēn)階(jiē)段(duàn)，應(yìng)該建立一(yī)个(gè)测試台(tái)。此(cǐ)测試台(tái)可(kě)以(yǐ)在(zài)整个(gè)FPGA流程中(zhōng)進(jìn)行仿真(zhēn)验(yàn)證（RTL級、功能(néng)級、时(shí)序門(mén)級）。测試台(tái)不(bù)但提(tí)供测試激勵與(yǔ)接收(shōu)響應(yìng)信(xìn)息，而(ér)且可(kě)以(yǐ)测試HDL仿真(zhēn)流程中(zhōng)的(de)關(guān)鍵功能(néng)（如(rú)運算部(bù)件(jiàn)輸出(chū)值的(de)正(zhèng)确性(xìng)等）。测試台(tái)的(de)産生(shēng)可(kě)以(yǐ)直(zhí)接使用(yòng)文(wén)本(běn)編程得到(dào)，也(yě)可(kě)以(yǐ)使用(yòng)图(tú)形化(huà)工具輸入(rù)，再由(yóu)软(ruǎn)件(jiàn)翻譯为(wèi)HDL格式，例如(rú)使用(yòng)HDL Bencher软(ruǎn)件(jiàn)利用(yòng)其良好(hǎo)的(de)波(bō)形輸入(rù)界面(miàn)輸入(rù)测試激勵，再由(yóu)其自(zì)動(dòng)轉(zhuǎn)化(huà)为(wèi)HDL格式而(ér)得到(dào)。

（2）針(zhēn)对(duì)特(tè)定(dìng)的(de)FPGA專有(yǒu)技術(shù)的(de)仿真(zhēn)。

此(cǐ)級仿真(zhēn)是(shì)在(zài)綜合後(hòu)、实現(xiàn)前(qián)而(ér)進(jìn)行的(de)功能(néng)仿真(zhēn)。功能(néng)仿真(zhēn)一(yī)般验(yàn)證綜合後(hòu)是(shì)否可(kě)以(yǐ)得到(dào)設計(jì)者(zhě)所(suǒ)需要(yào)的(de)正(zhèng)确功能(néng)，而(ér)且功能(néng)仿真(zhēn)的(de)結果(guǒ)往往與(yǔ)RTL級仿真(zhēn)結果(guǒ)相同(tóng)。

（3）門(mén)級仿真(zhēn)。

此(cǐ)級仿真(zhēn)是(shì)針(zhēn)对(duì)門(mén)級时(shí)序進(jìn)行的(de)仿真(zhēn)，門(mén)級仿真(zhēn)體(tǐ)現(xiàn)出(chū)由(yóu)于(yú)布(bù)局(jú)布(bù)線(xiàn)而(ér)産生(shēng)的(de)实際延时(shí)。在(zài)这(zhè)个(gè)階(jiē)段(duàn)，仿真(zhēn)的(de)結果(guǒ)和(hé)設計(jì)者(zhě)選擇的(de)FPGA型号(hào)有(yǒu)着直(zhí)接的(de)關(guān)系(xì)。由(yóu)于(yú)不(bù)同(tóng)的(de)FPGA的(de)內(nèi)部(bù)結果(guǒ)有(yǒu)所(suǒ)差异(yì)，因(yīn)此(cǐ)同(tóng)一(yī)个(gè)設計(jì)在(zài)不(bù)同(tóng)FPGA型号(hào)上(shàng)得到(dào)的(de)門(mén)級仿真(zhēn)結果(guǒ)也(yě)是(shì)不(bù)同(tóng)的(de)。

温(wēn)馨提(tí)示：明(míng)德揚2023推出(chū)了(le)全(quán)新課程——
邏輯設計(jì)基本(běn)功修煉課，降低学習FPGA門(mén)檻的(de)同(tóng)时(shí)，增加了(le)学習的(de)趣味性(xìng)

http://old.mdy-edu.com/chanpinzhongxin/peixunkecheng/2023/0215/1889.html

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明(míng)德揚除了(le)培訓学習還(huán)有(yǒu)項目承接業务，擅长的(de)項目主(zhǔ)要(yào)包(bāo)括的(de)方(fāng)向(xiàng)有(yǒu)以(yǐ)下(xià)幾(jǐ)个(gè)方(fāng)面(miàn)：

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