看(kàn)学員分(fēn)享的(de)一(yī)篇(piān)關(guān)于(yú)夏宇聞老(lǎo)师(shī)談FPGA工程师(shī)的(de)入(rù)門(mén)心(xīn)得，談到(dào)要(yào)入(rù)行FPGA并且堅持(chí)走(zǒu)下(xià)去(qù)，甚至(zhì)走(zǒu)得更(gèng)遠(yuǎn)，如(rú)何做到(dào)。首先(xiān)要(yào)知道(dào)自(zì)己是(shì)否适合，如(rú)何判斷自(zì)己是(shì)否适合干(gàn)这(zhè)一(yī)行，其实可(kě)以(yǐ)從幾(jǐ)个(gè)方(fāng)面(miàn)来(lái)考慮，第(dì)一(yī)是(shì)自(zì)己是(shì)否喜欢，第(dì)二(èr)是(shì)性(xìng)格是(shì)否适合，第(dì)三(sān)是(shì)目标(biāo)是(shì)否明(míng)确，第(dì)四(sì)是(shì)方(fāng)法是(shì)否正(zhèng)确。
确实有(yǒu)道(dào)理，干(gàn)一(yī)行厭一(yī)行是(shì)很多(duō)職场人(rén)的(de)通(tòng)病，如(rú)果(guǒ)沒(méi)有(yǒu)自(zì)己的(de)喜好(hǎo)成(chéng)分(fēn)，所(suǒ)有(yǒu)的(de)工作都会(huì)流于(yú)形式，最(zuì)後(hòu)只(zhī)是(shì)摸魚混日(rì)子。性(xìng)格，FPGA技術(shù)工程师(shī)的(de)性(xìng)格比較是(shì)耐得住寂寞的(de)，安(ān)静(jìng)型那(nà)種(zhǒng)，還(huán)要(yào)细(xì)心(xīn)，要(yào)眼(yǎn)厉害，手(shǒu)也(yě)厉害，邏輯思(sī)維更(gèng)要(yào)厉害。畢竟，这(zhè)个(gè)FPGA技術(shù)不(bù)僅要(yào)動(dòng)腦，還(huán)要(yào)動(dòng)手(shǒu)。最(zuì)後(hòu)提(tí)到(dào)一(yī)點(diǎn)，学習力，不(bù)要(yào)怕麻(má)煩，不(bù)要(yào)怕困難。遇到(dào)困難的(de)时(shí)候要(yào)不(bù)斷去(qù)克(kè)服(fú)，還(huán)要(yào)擅于(yú)找(zhǎo)出(chū)問(wèn)題(tí)，總(zǒng)結它(tā)，要(yào)学会(huì)用(yòng)知識来(lái)幫助自(zì)己解(jiě)決問(wèn)題(tí)，而(ér)不(bù)是(shì)掩蓋和(hé)逃避。
很多(duō)零(líng)基礎的(de)学生(shēng)来(lái)明(míng)德揚領取(qǔ)学習資料的(de)时(shí)候就(jiù)各(gè)種(zhǒng)担心(xīn)自(zì)己零(líng)基礎，不(bù)会(huì)，也(yě)不(bù)懂，感(gǎn)覺这(zhè)行很難，又对(duì)FPGA行業保持(chí)着一(yī)種(zhǒng)向(xiàng)往。这(zhè)个(gè)时(shí)候，就(jiù)需要(yào)一(yī)股学習力了(le)。只(zhī)要(yào)目标(biāo)是(shì)精準的(de)，要(yào)想(xiǎng)学好(hǎo)FPGA也(yě)不(bù)是(shì)難事(shì)，關(guān)鍵是(shì)静(jìng)下(xià)来(lái)花點(diǎn)时(shí)間(jiān)。
来(lái)看(kàn)看(kàn)入(rù)行2年(nián)的(de)FPGA工程师(shī)是(shì)怎麼(me)分(fēn)享自(zì)己的(de)心(xīn)得體(tǐ)会(huì)吧。他(tā)说(shuō)，一(yī)个(gè)合格的(de)FPGA工程师(shī)至(zhì)少(shǎo)在(zài)以(yǐ)下(xià)三(sān)个(gè)方(fāng)面(miàn)的(de)一(yī)个(gè)非(fēi)常熟悉：1、嵌入(rù)式應(yìng)用(yòng)。2、DSP應(yìng)用(yòng)。3、高(gāo)速收(shōu)發(fà)器應(yìng)用(yòng)。
此(cǐ)外(wài)，他(tā)以(yǐ)自(zì)己的(de)經(jīng)验(yàn)總(zǒng)結了(le)四(sì)个(gè)步驟，目的(de)是(shì)希望入(rù)这(zhè)一(yī)行的(de)人(rén)不(bù)再走(zǒu)彎路(lù)。
一(yī)、 首先(xiān)，應(yìng)該好(hǎo)好(hǎo)学習一(yī)下(xià)FPGA/CPLD的(de)設計(jì)設計(jì)流程
不(bù)要(yào)簡單的(de)以(yǐ)为(wèi)就(jiù)是(shì)設計(jì)輸入(rù)－》仿真(zhēn)－》綜合－》实現(xiàn)那(nà)麼(me)一(yī)回(huí)事(shì)，要(yào)摳细(xì)，要(yào)学精，要(yào)多(duō)問(wèn)每个(gè)步驟的(de)注意(yì)事(shì)項，區(qū)分(fēn)相關(guān)步驟的(de)聯系(xì)和(hé)區(qū)别。比如(rú)要(yào)搞清(qīng)楚功能(néng)仿真(zhēn)、綜合後(hòu)仿真(zhēn)、Translate後(hòu)仿真(zhēn)、Map後(hòu)的(de)仿真(zhēn)、布(bù)局(jú)布(bù)線(xiàn)後(hòu)仿真(zhēn)的(de)作用(yòng)都是(shì)什麼(me)，什麼(me)时(shí)候應(yìng)該做，什麼(me)时(shí)候可(kě)以(yǐ)不(bù)做这(zhè)些仿真(zhēn)！学習清(qīng)楚了(le)設計(jì)流程最(zuì)大的(de)好(hǎo)处就(jiù)是(shì)有(yǒu)利于(yú)培養良好(hǎo)的(de)EDA設計(jì)習慣，日(rì)後(hòu)会(huì)受益非(fēi)淺！
二(èr)、關(guān)于(yú)設計(jì)輸入(rù)和(hé)Coding Style
設計(jì)輸入(rù)最(zuì)好(hǎo)学習HDL語(yǔ)言，Verilog、VHDL都可(kě)以(yǐ)，可(kě)以(yǐ)把狀态機(jī)輸入(rù)和(hé)原理图(tú)輸入(rù)作为(wèi)補充內(nèi)容，但不(bù)是(shì)重(zhòng)點(diǎn)。我(wǒ)在(zài)前(qián)面(miàn)的(de)帖子已經(jīng)反(fǎn)複強(qiáng)調了(le) Coding Style的(de)重(zhòng)要(yào)性(xìng)。因(yīn)为(wèi)它(tā)是(shì)邏輯設計(jì)人(rén)員的(de)一(yī)个(gè)基本(běn)業务素質(zhì)。而(ér)且Coding Style不(bù)是(shì)看(kàn)幾(jǐ)篇(piān)文(wén)章(zhāng)，学幾(jǐ)条(tiáo)原則就(jiù)能(néng)够成(chéng)为(wèi)高(gāo)手(shǒu)的(de)，他(tā)需要(yào)您在(zài)工作中(zhōng)不(bù)斷的(de)體(tǐ)会(huì)和(hé)積累，在(zài)学習的(de)最(zuì)初，有(yǒu)Coding Style的(de)意(yì)識，設計(jì)者(zhě)就(jiù)会(huì)有(yǒu)意(yì)的(de)積累，对(duì)日(rì)後(hòu)發(fà)展(zhǎn)很有(yǒu)好(hǎo)处。反(fǎn)之則後(hòu)患无窮。
三(sān)、培養硬(yìng)件(jiàn)的(de)意(yì)識，培養系(xì)統的(de)观念
我(wǒ)也(yě)在(zài)交流和(hé)授課的(de)时(shí)候很強(qiáng)調硬(yìng)件(jiàn)意(yì)識，如(rú)果(guǒ)從形式上(shàng)看(kàn)，邏輯設計(jì)随着智能(néng)化(huà)和(hé)优化(huà)手(shǒu)段(duàn)的(de)不(bù)斷發(fà)展(zhǎn)最(zuì)後(hòu)会(huì)越来(lái)越靈活，越来(lái)越簡單。比如(rú)我(wǒ)们(men)現(xiàn)在(zài)在(zài)使用(yòng)大型 FPGA时(shí)就(jiù)很少(shǎo)談如(rú)何用(yòng)Floorplanner优化(huà)，手(shǒu)動(dòng)布(bù)線(xiàn)，如(rú)果(guǒ)用(yòng)手(shǒu)動(dòng)方(fāng)式，其工作量(liàng)太大了(le)啊！一(yī)个(gè)設計(jì)的(de)优劣，關(guān)鍵看(kàn)其設計(jì)者(zhě)的(de)硬(yìng)件(jiàn)意(yì)識，和(hé)系(xì)統意(yì)識。硬(yìng)件(jiàn)意(yì)識就(jiù)是(shì)要(yào)求先(xiān)做到(dào)对(duì)設計(jì)的(de)硬(yìng)件(jiàn)胸有(yǒu)成(chéng)竹(zhú)，HDL代(dài)碼僅僅是(shì)一(yī)个(gè)表(biǎo)述心(xīn)中(zhōng)硬(yìng)件(jiàn)的(de)工具。系(xì)統意(yì)識要(yào)求設計(jì)者(zhě)有(yǒu)宏观的(de)观念，对(duì)設計(jì)的(de)全(quán)局(jú)有(yǒu)个(gè)合适的(de)安(ān)排，比如(rú)时(shí)鐘(zhōng)域，模块(kuài)複用(yòng)，約束(shù)，面(miàn)積，速度(dù)等問(wèn)題(tí)。要(yào)知道(dào)在(zài)系(xì)統上(shàng)複用(yòng)模块(kuài)节(jié)省(shěng)的(de)面(miàn)積遠(yuǎn)比在(zài)代(dài)碼上(shàng)小打(dǎ)小鬧来(lái)的(de)实惠得多(duō)。
四(sì)、最(zuì)後(hòu)才是(shì)工具软(ruǎn)件(jiàn)的(de)使用(yòng)
現(xiàn)在(zài)EDA软(ruǎn)件(jiàn)都越来(lái)越友好(hǎo)，越来(lái)越“傻瓜化(huà)”，如(rú)果(guǒ)您費了(le)1年(nián)還(huán)沒(méi)有(yǒu)基本(běn)摸清(qīng)软(ruǎn)件(jiàn)的(de)使用(yòng)，我(wǒ)敢说(shuō)，那(nà)是(shì)一(yī)个(gè)比較烂的(de)软(ruǎn)件(jiàn)（起碼在(zài)用(yòng)戶接口(kǒu)上(shàng)），因(yīn)为(wèi)这(zhè)是(shì)和(hé)EDA这(zhè)種(zhǒng)方(fāng)式的(de)理念背道(dào)而(ér)驰的(de)。但是(shì)作为(wèi)設計(jì)者(zhě)，软(ruǎn)件(jiàn)是(shì)工具，應(yìng)該熟練掌握各(gè)个(gè)步驟不(bù)同(tóng)方(fāng)面(miàn)的(de)软(ruǎn)件(jiàn)，这(zhè)樣(yàng)才能(néng)最(zuì)大程度(dù)地(dì)發(fà)揮您的(de)聰明(míng)才智，才能(néng)使您如(rú)虎添翼！
需要(yào)对(duì)相關(guān)器件(jiàn)的(de)要(yào)有(yǒu)一(yī)定(dìng)的(de)了(le)解(jiě)，对(duì)和(hé)这(zhè)些器件(jiàn)之間(jiān)的(de)控制、數據(jù)交換等通(tòng)信(xìn)要(yào)清(qīng)晰，对(duì)性(xìng)能(néng)和(hé)功能(néng)清(qīng)楚。而(ér)且作为(wèi)基本(běn)的(de)素質(zhì)要(yào)求要(yào)能(néng)看(kàn)懂原理图(tú)，和(hé)PCB要(yào)不(bù)沒(méi)法調試。
另(lìng)外(wài)比較重(zhòng)要(yào)的(de)一(yī)點(diǎn)是(shì)对(duì)FPGA設計(jì)的(de)一(yī)些基本(běn)原則要(yào)有(yǒu)一(yī)个(gè)清(qīng)晰的(de)認識，比如(rú)：“面(miàn)積和(hé)速度(dù)的(de)互換”，“流水(shuǐ)線(xiàn)設計(jì)方(fāng)式”，“乒乓操作”。对(duì)最(zuì)基本(běn)和(hé)最(zuì)常用(yòng)的(de)模块(kuài)要(yào)非(fēi)常熟悉，比如(rú)單口(kǒu)/双(shuāng)口(kǒu)RAM，同(tóng)步/异(yì)步FIFO等等。除了(le)問(wèn)題(tí)要(yào)多(duō)想(xiǎng)想(xiǎng)自(zì)己的(de)設計(jì)。虽然綜合，布(bù)線(xiàn)工具的(de)性(xìng)能(néng)有(yǒu)差异(yì)，但是(shì)一(yī)个(gè)設計(jì)的(de)优劣根(gēn)本(běn)還(huán)是(shì)設計(jì)者(zhě)的(de)思(sī)路(lù)是(shì)否巧妙。當我(wǒ)们(men)的(de)設計(jì)达(dá)不(bù)到(dào)要(yào)求或(huò)者(zhě)性(xìng)能(néng)太差的(de)时(shí)候，請不(bù)要(yào)埋怨綜合工具太濫，布(bù)線(xiàn)結果(guǒ)太差，因(yīn)为(wèi)工具不(bù)会(huì)想(xiǎng)人(rén)那(nà)麼(me)聰明(míng)。这(zhè)时(shí)候，我(wǒ)们(men)應(yìng)該静(jìng)下(xià)心(xīn)，想(xiǎng)一(yī)下(xià)自(zì)己的(de)設計(jì)是(shì)不(bù)是(shì)有(yǒu)什麼(me)問(wèn)題(tí)，結構是(shì)否合理，代(dài)碼的(de)风格是(shì)否符合工具的(de)要(yào)求，系(xì)統結構的(de)改進(jìn)带(dài)来(lái)的(de)优化(huà)遠(yuǎn)遠(yuǎn)超过(guò)最(zuì)好(hǎo)的(de)优化(huà)工具所(suǒ)能(néng)达(dá)到(dào)的(de)結果(guǒ)。
以(yǐ)上(shàng)四(sì)點(diǎn)说(shuō)得非(fēi)常詳细(xì)，也(yě)是(shì)發(fà)自(zì)內(nèi)心(xīn)的(de)分(fēn)享。當然，他(tā)還(huán)做了(le)一(yī)个(gè)更(gèng)具體(tǐ)的(de)總(zǒng)結，一(yī)共(gòng)有(yǒu)10个(gè)項。
1.Verilog語(yǔ)言及(jí)其于(yú)硬(yìng)件(jiàn)電(diàn)路(lù)之間(jiān)的(de)關(guān)系(xì)。
2.器件(jiàn)結構（最(zuì)好(hǎo)熟練掌握Spartan3，Vertix4系(xì)列的(de)器件(jiàn)結構，及(jí)其資源于(yú)Verilog行为(wèi)描述方(fāng)法的(de)關(guān)系(xì)。）。
3.開(kāi)發(fà)工具（熟練掌握Synplify,Quartus，ISE,Modelsim)。
4.數字(zì)電(diàn)路(lù)（組合電(diàn)路(lù)，觸發(fà)器，特(tè)别是(shì)D觸發(fà)器構成(chéng)分(fēn)頻器，奇數倍分(fēn)頻占空比为(wèi)50%，时(shí)序電(diàn)路(lù)，并且能(néng)用(yòng)Verilog語(yǔ)言描叙。）。
5.熟悉FPGA設計(jì)流程（仿真(zhēn)，綜合，布(bù)局(jú)布(bù)線(xiàn)，时(shí)序分(fēn)析）。
6.熟練掌握資源估算（特(tè)别是(shì)slice,lut,ram等資源的(de)估算）。
7.同(tóng)步設計(jì)原理。
8.熟練掌握基本(běn)概念（如(rú)建立时(shí)間(jiān)，保持(chí)时(shí)間(jiān)，流量(liàng)（即所(suǒ)做FPGA設計(jì)的(de)波(bō)特(tè)率）計(jì)算，延遲时(shí)間(jiān)計(jì)算（所(suǒ)做FPGA設計(jì)），競争冒险，消除毛(máo)刺的(de)方(fāng)法等等）。
9.具備具體(tǐ)設計(jì)經(jīng)验(yàn)（对(duì)應(yìng)屆生(shēng)而(ér)言如(rú)畢業設計(jì)）。
10.良好(hǎo)的(de)設計(jì)思(sī)路(lù)（流水(shuǐ)線(xiàn)設計(jì)即熟稱打(dǎ)拍子，在(zài)速率資源功耗之間(jiān)的(de)折中(zhōng)考慮）。
