邊(biān)緣檢测工程：灰度(dù)轉(zhuǎn)換模块(kuài)代(dài)碼解(jiě)析

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

module rgb565_gray(

clk         ,

rst_n       ,

din         ,

din_vld     ,

din_sop     ,

din_eop     ,

dout        ,

dout_vld    ,

dout_sop    ,

dout_eop

);

input           clk         ;

input           rst_n       ;

input   [15:0]  din         ;

input           din_vld     ;

input           din_sop     ;

input           din_eop     ;

output  [7:0]   dout        ;

output          dout_vld    ;

output          dout_sop    ;

output          dout_eop    ;

reg     [7:0]   dout        ;

reg             dout_vld    ;

reg             dout_sop    ;

reg             dout_eop    ;

wire    [7:0]   red         ;

wire    [7:0]   green       ;

wire    [7:0]   bule        ;

assign red   = {din[15:11] , 3’b0};

assign green = {din[10:5]  , 2’b0};

assign bule  = {din[4:0]   , 3’b0};

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout <= 8'd0;

end

else if(din_vld)begin

dout <= (red * 70 + green * 150 + bule *30) >> 8;

end

end

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout_vld <= 1'b0;

end

else begin

dout_vld <= din_vld;

end

end

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout_sop <= 1'b0;

end

else begin

dout_sop <= din_sop;

end

end

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout_eop <= 1'b0;

end

else begin

dout_eop <= din_eop;

end

end

endmodule