出(chū)題(tí)率最(zuì)高(gāo)的(de)15道(dào)FPGA面(miàn)試題(tí)附答(dá)案(àn)《二(èr)》

8.时(shí)序約束(shù)的(de)概念和(hé)基本(běn)策略？

      时(shí)序約束(shù)主(zhǔ)要(yào)包(bāo)括周期(qī)約束(shù)，偏移約束(shù)，静(jìng)态时(shí)序路(lù)徑約束(shù)三(sān)種(zhǒng)。通(tòng)过(guò)附加时(shí)序約束(shù)可(kě)以(yǐ)綜合布(bù)線(xiàn)工具調整映射和(hé)布(bù)局(jú)布(bù)線(xiàn)，是(shì)設計(jì)达(dá)到(dào)时(shí)序要(yào)求。附加时(shí)序約束(shù)的(de)一(yī)般策略是(shì)先(xiān)附加全(quán)局(jú)約束(shù)，然後(hòu)对(duì)快(kuài)速和(hé)慢(màn)速例外(wài)路(lù)徑附加專門(mén)約束(shù)。附加全(quán)局(jú)約束(shù)时(shí)，首先(xiān)定(dìng)義設計(jì)的(de)所(suǒ)有(yǒu)时(shí)鐘(zhōng)，对(duì)各(gè)时(shí)鐘(zhōng)域內(nèi)的(de)同(tóng)步元(yuán)件(jiàn)進(jìn)行分(fēn)組， 对(duì)分(fēn)組附加周期(qī)約束(shù)，然後(hòu)对(duì) FPGA/CPLD 輸入(rù)輸出(chū) PAD附加偏移約束(shù)、对(duì)全(quán)組合邏輯 的(de)PAD TOPAD 路(lù)徑附加約束(shù)。附加專門(mén)約束(shù)时(shí)，首先(xiān)約束(shù)分(fēn)組之間(jiān)的(de)路(lù)徑，然後(hòu)約束(shù) 快(kuài)、慢(màn)速例外(wài)路(lù)徑和(hé)多(duō)周期(qī)路(lù)徑，以(yǐ)及(jí)其他(tā)特(tè)殊路(lù)徑。

9.附加約束(shù)的(de)作用(yòng)？

3：指定(dìng) FPGA/CPLD 的(de)電(diàn)气(qì)标(biāo)準和(hé)引脚位置。

      SOPC，高(gāo)速串行 I/O，低功耗，可(kě)靠性(xìng)，可(kě)测試性(xìng)和(hé)設計(jì)验(yàn)證流程的(de)优化(huà)等方(fāng)面(miàn)。随着芯片(piàn)工藝的(de)提(tí)高(gāo)，芯片(piàn)容量(liàng)、集成(chéng)度(dù)都在(zài)增加，FPGA 設計(jì)也(yě)朝着高(gāo)速、高(gāo)度(dù)集成(chéng)、 低功耗、高(gāo)可(kě)靠性(xìng)、高(gāo)可(kě)测、可(kě)验(yàn)證性(xìng)發(fà)展(zhǎn)。芯片(piàn)可(kě)测、可(kě)验(yàn)證，正(zhèng)在(zài)成(chéng)为(wèi)複雜設計(jì)所(suǒ) 必備的(de)条(tiáo)件(jiàn)，盡量(liàng)在(zài)上(shàng)板之前(qián)查出(chū) bug，将發(fà)現(xiàn) bug 的(de)时(shí)間(jiān)提(tí)前(qián)，这(zhè)也(yě)是(shì)一(yī)些公司花 大力气(qì)設計(jì)仿真(zhēn)平台(tái)的(de)原因(yīn)。另(lìng)外(wài)随着單板功能(néng)的(de)提(tí)高(gāo)、成(chéng)本(běn)的(de)壓力，低功耗也(yě)逐漸進(jìn) 入(rù) FPGA 設計(jì)者(zhě)的(de)考慮範圍，完成(chéng)相同(tóng)的(de)功能(néng)下(xià)，考慮如(rú)何能(néng)够使芯片(piàn)的(de)功耗最(zuì)低， 據(jù)说(shuō) altera、xilinx 都在(zài)根(gēn)據(jù)自(zì)己的(de)芯片(piàn)特(tè)點(diǎn)整理如(rú)何降低功耗的(de)文(wén)檔。高(gāo)速串行 IO 的(de) 應(yìng)用(yòng)，也(yě)豐富了(le) FPGA 的(de)應(yìng)用(yòng)範圍，象(xiàng) xilinx 的(de) v2pro 中(zhōng)的(de)高(gāo)速鍊(liàn)路(lù)也(yě)逐漸被(bèi)應(yìng)用(yòng)。 總(zǒng)之，学无止境，當掌握一(yī)定(dìng)概念、方(fāng)法之後(hòu)，就(jiù)要(yào)開(kāi)始考慮 FPGA 其它(tā)方(fāng)面(miàn)的(de)問(wèn)題(tí) 了(le)。

      对(duì)以(yǐ)一(yī)位的(de)异(yì)步信(xìn)号(hào)可(kě)以(yǐ)使用(yòng)“一(yī)位同(tóng)步器進(jìn)行同(tóng)步”，而(ér)对(duì)于(yú)多(duō)位的(de)异(yì)步信(xìn)号(hào)，可(kě)以(yǐ)采用(yòng)如(rú)下(xià)方(fāng)法：1：可(kě)以(yǐ)采用(yòng)保持(chí)寄存器加握手(shǒu)信(xìn)号(hào)的(de)方(fāng)法（多(duō)數據(jù)，控制，地(dì)址）；2： 特(tè)殊的(de)具體(tǐ)應(yìng)用(yòng)電(diàn)路(lù)結構,根(gēn)據(jù)應(yìng)用(yòng)的(de)不(bù)同(tóng)而(ér)不(bù)同(tóng) ；3：异(yì)步 FIFO。（最(zuì)常用(yòng)的(de)緩存單 元(yuán)是(shì)DPRAM）

12.FPGA 和(hé) CPLD 的(de)區(qū)别？

      FPGA 是(shì)可(kě)編程 ASIC。ASIC:專用(yòng)集成(chéng)電(diàn)路(lù)，它(tā)是(shì)面(miàn)向(xiàng)專門(mén)用(yòng)途的(de)電(diàn)路(lù)，專門(mén)为(wèi)一(yī)个(gè)用(yòng)戶設計(jì)和(hé)制造的(de)。根(gēn)據(jù)一(yī)个(gè)用(yòng)戶的(de)特(tè)定(dìng)要(yào)求，能(néng)以(yǐ)低研制成(chéng)本(běn)，短(duǎn)、交貨周期(qī)供貨的(de)全(quán)定(dìng)制，半定(dìng)制集成(chéng)電(diàn)路(lù)。 與(yǔ)門(mén)阵(zhèn)列等其它(tā) ASIC(Application Specific IC)相比，它(tā)们(men)又具有(yǒu)設計(jì)開(kāi)發(fà)周期(qī)短(duǎn)、設計(jì)制 造成(chéng)本(běn)低、開(kāi)發(fà)工具先(xiān)進(jìn)、标(biāo)準産品无需测試、質(zhì)量(liàng)稳定(dìng)以(yǐ)及(jí)可(kě)实时(shí)在(zài)線(xiàn)檢验(yàn)等优點(diǎn)。CPLD FPGA內(nèi)部(bù)結構 Product－term Look－up Table程序存儲 內(nèi)部(bù) EEPROM SRAM，外(wài)挂 EEPROM資源類(lèi)型 組合電(diàn)路(lù)資源豐富 觸發(fà)器資源豐富集成(chéng)度(dù) 低 高(gāo)使用(yòng)场合 完成(chéng)控制邏輯 能(néng)完成(chéng)比較複雜的(de)算法速度(dù) 慢(màn) 快(kuài)。

       電(diàn)平敏感(gǎn)的(de)存儲器件(jiàn)稱为(wèi)鎖存器。可(kě)分(fēn)为(wèi)高(gāo)電(diàn)平鎖存器和(hé)低電(diàn)平鎖存器，用(yòng)于(yú)不(bù)同(tóng)时(shí)鐘(zhōng)之間(jiān)的(de)信(xìn)号(hào)同(tóng)步。有(yǒu)交叉(chā)耦合的(de)門(mén)構成(chéng)的(de)双(shuāng)稳态的(de)存儲原件(jiàn)稱为(wèi)觸發(fà)器。分(fēn)为(wèi)上(shàng)升(shēng)沿觸 發(fà)和(hé)下(xià)降沿觸發(fà)。可(kě)以(yǐ)認为(wèi)是(shì)两(liǎng)个(gè)不(bù)同(tóng)電(diàn)平敏感(gǎn)的(de)鎖存器串連(lián)而(ér)成(chéng)。前(qián)一(yī)个(gè)鎖存器決定(dìng) 了(le)觸發(fà)器的(de)建立时(shí)間(jiān)，後(hòu)一(yī)个(gè)鎖存器則決定(dìng)了(le)保持(chí)时(shí)間(jiān)。

      FPGA 芯片(piàn)內(nèi)有(yǒu)两(liǎng)種(zhǒng)存儲器資源：一(yī)種(zhǒng)叫 block ram,另(lìng)一(yī)種(zhǒng)是(shì)由(yóu) LUT 配置成(chéng)的(de)內(nèi)部(bù)存儲器（也(yě)就(jiù)是(shì)分(fēn)布(bù)式 ram）。Block ram 由(yóu)一(yī)定(dìng)數量(liàng)固定(dìng)大小的(de)存儲块(kuài)構成(chéng)的(de)，使用(yòng) BLOCK RAM資源不(bù)占用(yòng)額外(wài)的(de)邏輯資源，并且速度(dù)快(kuài)。但是(shì)使用(yòng)的(de)时(shí)候消耗的(de) BLOCK RAM 資 源是(shì)其块(kuài)大小的(de)整數倍。