根(gēn)據(jù)Verilog代(dài)碼画(huà)電(diàn)路(lù)图(tú)
作者(zhě)：XYZ
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FPGA的(de)設計(jì)本(běn)質(zhì)是(shì)硬(yìng)件(jiàn)設計(jì)，而(ér)Verilog是(shì)用(yòng)来(lái)描述電(diàn)路(lù)的(de)，所(suǒ)以(yǐ)在(zài)学習FPGA的(de)过(guò)程中(zhōng)，我(wǒ)们(men)要(yào)学会(huì)建立電(diàn)路(lù)和(hé)Verilog的(de)对(duì)應(yìng)關(guān)系(xì)，学会(huì)看(kàn)到(dào)電(diàn)路(lù)图(tú)，就(jiù)能(néng)写出(chū)相應(yìng)的(de)Verilog代(dài)碼；看(kàn)到(dào)Verilog代(dài)碼，就(jiù)能(néng)画(huà)出(chū)相應(yìng)的(de)電(diàn)路(lù)图(tú)。
一(yī)、門(mén)及(jí)邏輯
FPGA中(zhōng)常用(yòng)到(dào)的(de)門(mén)級邏輯有(yǒu)“與(yǔ)門(mén)”、“或(huò)門(mén)”、“反(fǎn)相器（非(fēi)門(mén)）”等。
以(yǐ)下(xià)是(shì)1位邏輯“與(yǔ)（&& )”、“或(huò)( || )”、“非(fēi)( ~ )”的(de)功能(néng)和(hé)Verilog代(dài)碼及(jí)其電(diàn)路(lù)示意(yì)图(tú)：
二(èr)、運算邏輯
FPGA中(zhōng)常用(yòng)到(dào)的(de)運算邏輯有(yǒu)“加法器”、“減法器”、“乘法器”、“除法器”、“求餘器”等。
以(yǐ)下(xià)是(shì)“加法器”、“減法器”、“乘法器”、“除法器”、“求餘器”的(de)功能(néng)和(hé)Verilog代(dài)碼及(jí)其電(diàn)路(lù)示意(yì)图(tú)：
四(sì)、根(gēn)據(jù)代(dài)碼画(huà)原理图(tú)
FPGA中(zhōng)常用(yòng)到(dào)的(de)邏輯器件(jiàn)有(yǒu)“選擇器”、“比較器”、“D觸發(fà)器”等。
以(yǐ)下(xià)是(shì)“選擇器”、“比較器（下(xià)面(miàn)只(zhī)对(duì)等于(yú)（=）比較器進(jìn)行介紹）”、“D觸發(fà)器（下(xià)面(miàn)只(zhī)对(duì)FPGA中(zhōng)常用(yòng)到(dào)的(de)D觸發(fà)器形式進(jìn)行介紹）”的(de)功能(néng)和(hé)Verilog代(dài)碼及(jí)其電(diàn)路(lù)示意(yì)图(tú)：
下(xià)图(tú)是(shì)一(yī)段(duàn)Verilog的(de)代(dài)碼以(yǐ)及(jí)对(duì)其的(de)分(fēn)析并画(huà)電(diàn)路(lù)图(tú)：
（一(yī)）D觸發(fà)器
該代(dài)碼中(zhōng)用(yòng)到(dào)一(yī)个(gè)D觸發(fà)器的(de)Verilog代(dài)碼形式，故需要(yào)用(yòng)到(dào)一(yī)个(gè)D觸發(fà)器：
（二(èr)）選擇器
該代(dài)碼中(zhōng)用(yòng)到(dào)了(le)四(sì)个(gè)条(tiáo)件(jiàn)判斷語(yǔ)句(jù)（if（），else if（）形式）的(de)選擇器的(de)Verilog代(dài)碼形式，故需要(yào)用(yòng)到(dào)四(sì)个(gè)選擇器：
從代(dài)碼中(zhōng)可(kě)以(yǐ)看(kàn)出(chū)：
第(dì)一(yī)个(gè)選擇器的(de)選擇条(tiáo)件(jiàn)s是(shì)din_vld，滿足選擇条(tiáo)件(jiàn)的(de)選擇值a等于(yú)以(yǐ)下(xià)三(sān)个(gè)選擇器的(de)最(zuì)終(zhōng)輸出(chū)值，另(lìng)一(yī)个(gè)不(bù)滿足選擇条(tiáo)件(jiàn)的(de)選擇值b等于(yú)輸出(chū)值c的(de)反(fǎn)饋值（即保持(chí)輸出(chū)值不(bù)變(biàn)），故第(dì)一(yī)个(gè)選擇器的(de)電(diàn)路(lù)图(tú)如(rú)下(xià)：
第(dì)二(èr)个(gè)選擇器的(de)選擇条(tiáo)件(jiàn)s是(shì)din>=8’d48&&din<8’d58(該形式是(shì)比較器和(hé)與(yǔ)門(mén)合成(chéng)的(de)形式)，滿足選擇条(tiáo)件(jiàn)的(de)選擇值a等于(yú)din-4’d48（該形式是(shì)減法器的(de)形式），另(lìng)一(yī)个(gè)不(bù)滿足選擇条(tiáo)件(jiàn)的(de)選擇值b等于(yú)第(dì)三(sān)个(gè)選擇器的(de)輸出(chū)值或(huò)者(zhě)第(dì)四(sì)个(gè)選擇器的(de)輸出(chū)值或(huò)者(zhě)等于(yú)0，故第(dì)二(èr)个(gè)選擇器的(de)電(diàn)路(lù)图(tú)如(rú)下(xià)：
第(dì)三(sān)个(gè)選擇器的(de)選擇条(tiáo)件(jiàn)s是(shì)din>=8’d65&&din<8’d71（該形式又是(shì)比較器和(hé)與(yǔ)門(mén)合成(chéng)的(de)形式），滿足選擇条(tiáo)件(jiàn)的(de)選擇值a等于(yú)din-8’d55（該形式是(shì)減法器的(de)形式），另(lìng)一(yī)个(gè)不(bù)滿足選擇条(tiáo)件(jiàn)的(de)選擇值b等于(yú)第(dì)四(sì)个(gè)選擇器的(de)輸出(chū)值或(huò)者(zhě)等于(yú)0，故第(dì)三(sān)个(gè)選擇器的(de)電(diàn)路(lù)图(tú)如(rú)下(xià)：
第(dì)四(sì)个(gè)選擇器的(de)選擇条(tiáo)件(jiàn)s是(shì)din>=8’d97&&din<8’d123(該形式又是(shì)比較器和(hé)與(yǔ)門(mén)合成(chéng)的(de)形式)，滿足選擇条(tiáo)件(jiàn)的(de)選擇值a等于(yú)din-8’d87（該形式是(shì)減法器的(de)形式），另(lìng)一(yī)个(gè)不(bù)滿足選擇条(tiáo)件(jiàn)的(de)選擇值b等于(yú)0，故第(dì)四(sì)个(gè)選擇器的(de)電(diàn)路(lù)图(tú)如(rú)下(xià)：
綜上(shàng)所(suǒ)述，可(kě)以(yǐ)将第(dì)四(sì)个(gè)選擇器的(de)輸出(chū)端連(lián)接到(dào)第(dì)三(sān)个(gè)選擇器的(de)選擇值b端，将第(dì)三(sān)个(gè)選擇器的(de)輸出(chū)端連(lián)接到(dào)第(dì)二(èr)个(gè)選擇器的(de)選擇值b端，将第(dì)二(èr)个(gè)選擇器的(de)輸出(chū)端連(lián)接到(dào)第(dì)一(yī)个(gè)選擇器的(de)選擇值a端。因(yīn)此(cǐ)最(zuì)終(zhōng)該Verilog代(dài)碼的(de)電(diàn)路(lù)图(tú)可(kě)画(huà)成(chéng)如(rú)下(xià)所(suǒ)示：
