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注意(yì)：mdyStatic_1S模块(kuài)是(shì)明(míng)德揚提(tí)供的(de)IP模块(kuài)，不(bù)允许修改避免使用(yòng)时(shí)出(chū)現(xiàn)問(wèn)題(tí)，

調用(yòng)本(běn)模板时(shí)請根(gēn)據(jù)以(yǐ)下(xià)接口(kǒu)说(shuō)明(míng)進(jìn)行使用(yòng)。

一(yī)、接口(kǒu)信(xìn)号(hào)列表(biǎo)


信(xìn)号(hào)名	I/O	位宽(kuān)	定(dìng)義
clk	I	1	輸入(rù)时(shí)鐘(zhōng)信(xìn)号(hào)
rst_n	I	1	輸入(rù)複位信(xìn)号(hào)，低電(diàn)平有(yǒu)效
cfg_num_1s	I	32	多(duō)少(shǎo)时(shí)間(jiān)为(wèi)統計(jì)一(yī)次(cì)对(duì)應(yìng)的(de)时(shí)鐘(zhōng)个(gè)數。例如(rú)統計(jì)1秒(miǎo)时(shí)間(jiān)內(nèi)的(de)數據(jù)个(gè)數，當輸入(rù)时(shí)鐘(zhōng)为(wèi)50MHz，那(nà)麼(me)1秒(miǎo)时(shí)間(jiān)对(duì)應(yìng)的(de)时(shí)鐘(zhōng)周期(qī)为(wèi)50_0000_0000
cfg_add_1s	I	8	統計(jì)一(yī)次(cì)增加多(duō)少(shǎo)數值
din_vld	I	1	輸入(rù)的(de)需要(yào)統計(jì)的(de)信(xìn)号(hào)
sta_1s	O	32	輸出(chū)的(de)規定(dìng)时(shí)間(jiān)內(nèi)統計(jì)的(de)數據(jù)个(gè)數
sta_rt	O	32	輸出(chū)的(de)總(zǒng)时(shí)間(jiān)內(nèi)統計(jì)的(de)數據(jù)个(gè)數

二(èr)、接口(kǒu)使用(yòng)说(shuō)明(míng)

三(sān)、問(wèn)題(tí)讨論
1、

FPGA論壇	淘寶(bǎo)店(diàn)鋪	FPGA專輯庫
FPGA項目承接	B站視頻教程

認識FPGA	案(àn)例中(zhōng)心(xīn)	FPGA開(kāi)發(fà)板介紹
至(zhì)簡原理	問(wèn)題(tí)解(jiě)答(dá)

FPGA技術(shù)教程	公司公告	招聘信(xìn)息
培訓文(wén)章(zhāng)	相關(guān)信(xìn)息

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