注意(yì)：mdyCfg模块(kuài)是(shì)明(míng)德揚提(tí)供的(de)IP模块(kuài)，不(bù)允许修改避免使用(yòng)时(shí)出(chū)現(xiàn)問(wèn)題(tí)，調用(yòng)本(běn)模板时(shí)請根(gēn)據(jù)以(yǐ)下(xià)接口(kǒu)说(shuō)明(míng)進(jìn)行使用(yòng)（本(běn)模块(kuài)配套(tào)明(míng)德揚交互系(xì)統使用(yòng)）。


一(yī)、接口(kǒu)信(xìn)号(hào)列表(biǎo)
指令傳輸和(hé)串并轉(zhuǎn)換 top_uart_cfg 模块(kuài)接口(kǒu)信(xìn)号(hào)列表(biǎo)如(rú)下(xià)：

信(xìn)号(hào)名	I/O	位宽(kuān)	定(dìng)義
clk	I	1	輸入(rù)时(shí)鐘(zhōng)信(xìn)号(hào)
rst_n	I	1	輸入(rù)複位信(xìn)号(hào)，低電(diàn)平有(yǒu)效
cfg_head	I	16	輸入(rù)指令头(tóu)數據(jù)
rx	I	1	串口(kǒu)接收(shōu)數據(jù)信(xìn)号(hào)
tx	I	1	串口(kǒu)發(fà)送數據(jù)信(xìn)号(hào)
din	I	D_W	輸入(rù)FPGA指令數據(jù)
din_vld	I	1	輸入(rù)FPGA指令數據(jù)有(yǒu)效指示信(xìn)号(hào)
din_rdy	O	1	輸出(chū)的(de)準備好(hǎo)可(kě)以(yǐ)進(jìn)行并串轉(zhuǎn)換指示信(xìn)号(hào)
dout	O	D_W	輸出(chū)PC指令數據(jù)
dout_vld	O	1	輸出(chū)PC指令數據(jù)有(yǒu)效指示信(xìn)号(hào)

指令解(jiě)析 mdyCfgCtrl 模块(kuài)接口(kǒu)信(xìn)号(hào)列表(biǎo)如(rú)下(xià)：

信(xìn)号(hào)名	I/O	位宽(kuān)	定(dìng)義
clk	I	1	輸入(rù)时(shí)鐘(zhōng)信(xìn)号(hào)
rst_n	I	1	輸入(rù)複位信(xìn)号(hào)，低電(diàn)平有(yǒu)效
din	I	D_W	輸入(rù)PC指令數據(jù)
din_vld	I	1	輸入(rù)PC指令數據(jù)有(yǒu)效指示信(xìn)号(hào)
dout	O	D_W	輸出(chū)FPGA指令數據(jù)
dout_vld	O	1	輸出(chū)FPGA指令數據(jù)有(yǒu)效指示信(xìn)号(hào)

二(èr)、接口(kǒu)使用(yòng)说(shuō)明(míng)
可(kě)以(yǐ)通(tòng)过(guò)例化(huà)以(yǐ)下(xià)參數来(lái)進(jìn)行本(běn)模块(kuài)的(de)設定(dìng)和(hé)使用(yòng)。

1、參數D_W：設定(dìng)傳輸指令位宽(kuān)；
2、參數BPS：設定(dìng)某一(yī)波(bō)特(tè)率和(hé)工作时(shí)鐘(zhōng)下(xià)傳輸1bit數據(jù)需要(yào)的(de)时(shí)鐘(zhōng)个(gè)數。
     
三(sān)、問(wèn)題(tí)讨論
1、