1 引言
随着半導體(tǐ)和(hé)芯片(piàn)技術(shù)的(de)飛速發(fà)展(zhǎn)，現(xiàn)在(zài)的(de)FPGA集成(chéng)了(le)越来(lái)越多(duō)的(de)可(kě)配置邏輯資源、各(gè)種(zhǒng)各(gè)樣(yàng)的(de)外(wài)部(bù)總(zǒng)線(xiàn)接口(kǒu)以(yǐ)及(jí)豐富的(de)內(nèi)部(bù)RAM資源，使其在(zài)國(guó)防、醫療、消費電(diàn)子等領域得到(dào)了(le)越来(lái)越廣泛的(de)應(yìng)用(yòng)。當采用(yòng)FPGA進(jìn)行設計(jì)電(diàn)路(lù)时(shí)，大多(duō)數FPGA对(duì)上(shàng)電(diàn)的(de)電(diàn)源排序和(hé)上(shàng)電(diàn)时(shí)間(jiān)是(shì)有(yǒu)要(yào)求的(de)，所(suǒ)以(yǐ)電(diàn)源排序是(shì)需要(yào)考慮的(de)一(yī)个(gè)重(zhòng)要(yào)的(de)方(fāng)面(miàn)。通(tòng)常情(qíng)況下(xià)，FPGA供應(yìng)商都規定(dìng)了(le)電(diàn)源排序、上(shàng)電(diàn)时(shí)間(jiān)的(de)要(yào)求。因(yīn)为(wèi)一(yī)个(gè)FPGA所(suǒ)需要(yào)的(de)電(diàn)源軌數量(liàng)会(huì)從3个(gè)到(dào)10个(gè)以(yǐ)上(shàng)不(bù)等。通(tòng)过(guò)遵循推薦的(de)電(diàn)源序列，可(kě)以(yǐ)避免在(zài)啟動(dòng)期(qī)間(jiān)吸取(qǔ)过(guò)大的(de)電(diàn)流，同(tóng)时(shí)又可(kě)以(yǐ)防止器件(jiàn)受損壞。对(duì)一(yī)个(gè)FPGA的(de)最(zuì)小電(diàn)路(lù)中(zhōng)的(de)電(diàn)源進(jìn)行排序有(yǒu)多(duō)種(zhǒng)方(fāng)法。本(běn)文(wén)中(zhōng)主(zhǔ)要(yào)以(yǐ)MP5650为(wèi)例，来(lái)叙述把PGOOD引脚級聯至(zhì)使能(néng)引脚来(lái)实現(xiàn)排序。
2. 研發(fà)案(àn)例
今天(tiān)分(fēn)享的(de)案(àn)例是(shì)以(yǐ)明(míng)德揚公司研發(fà)的(de)K7核心(xīn)板，命名为(wèi)MP5650为(wèi)例。MP5650采用(yòng)XILINX Kintex-7系(xì)列的(de)XC7K325T-2FFG900I/XC7K410T-2FFG900I作为(wèi)主(zhǔ)控制器，在(zài)FPGA 芯片(piàn)的(de)HP 端口(kǒu)上(shàng)挂载了(le)4片(piàn)DDR3存儲芯片(piàn)，每片(piàn)DDR3 容量(liàng)高(gāo)达(dá)512M 字(zì)节(jié)，每片(piàn)16bit組成(chéng)64bit 位的(de)數據(jù)位宽(kuān)。1片(piàn)128Mb 的(de)QSPI FLASH 芯片(piàn)用(yòng)来(lái)静(jìng)态存儲FPGA 芯片(piàn)的(de)配置文(wén)件(jiàn)或(huò)者(zhě)其它(tā)用(yòng)戶數據(jù)。核心(xīn)板采用(yòng)4个(gè)0.5mm間(jiān)距120Pin 鍍金(jīn)連(lián)接器與(yǔ)底板連(lián)接，核心(xīn)板四(sì)个(gè)脚放(fàng)置了(le)4个(gè)3.5mm固定(dìng)孔，此(cǐ)孔可(kě)以(yǐ)與(yǔ)底板通(tòng)过(guò)螺丝(sī)緊固，确保了(le)在(zài)強(qiáng)烈震動(dòng)的(de)环(huán)境下(xià)稳定(dìng)運行。核心(xīn)板結構尺寸(cùn)为(wèi)65(mm)× 85(mm)。整个(gè)開(kāi)發(fà)系(xì)統的(de)結構如(rú)图(tú)1所(suǒ)示，实物(wù)图(tú)如(rú)图(tú)2所(suǒ)示。該板很适合高(gāo)速數據(jù)通(tòng)信(xìn)；視頻采集、視頻輸出(chū)、消費電(diàn)子；機(jī)器視覺、工業控制；項目研發(fà)前(qián)期(qī)验(yàn)證；電(diàn)子信(xìn)息工程、自(zì)動(dòng)化(huà)、通(tòng)信(xìn)工程等電(diàn)子類(lèi)相關(guān)專業開(kāi)發(fà)人(rén)員学習等領域及(jí)人(rén)群(qún)。
图(tú)1 核心(xīn)板結構图(tú)
图(tú)2 核心(xīn)板实物(wù)图(tú)
MP5650的(de)K7FPGA所(suǒ)需要(yào)的(de)電(diàn)源軌如(rú)下(xià)：
（1）VCCINT
FPGA內(nèi)部(bù)核心(xīn)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.1V，正(zhèng)常工作電(diàn)壓为(wèi)0.97V~1.03V，推薦工作電(diàn)壓为(wèi)1.0V。
（2）VCCAUX
輔助供電(diàn)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~2.0V。正(zhèng)常工作電(diàn)壓为(wèi)1.71V~1.89V。推薦工作電(diàn)壓为(wèi)1.8V。
（3）VCCBRAM
內(nèi)部(bù)Block RAM的(de)供電(diàn)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.1V。正(zhèng)常工作電(diàn)壓为(wèi)0.97V~1.03V，推薦工作電(diàn)壓为(wèi)1.00V。
（4）VCCIO
对(duì)于(yú)HR BANK的(de)接口(kǒu)電(diàn)壓来(lái)说(shuō)，需要(yào)與(yǔ)外(wài)部(bù)器件(jiàn)的(de)信(xìn)号(hào)電(diàn)平保持(chí)一(yī)致(zhì)，其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~3.6V。正(zhèng)常工作電(diàn)壓为(wèi)1.14V~3.465V。推薦工作電(diàn)壓與(yǔ)外(wài)部(bù)信(xìn)号(hào)電(diàn)平一(yī)致(zhì)即可(kě)。对(duì)于(yú)HP BANK的(de)接口(kǒu)電(diàn)壓来(lái)说(shuō)，需要(yào)與(yǔ)外(wài)部(bù)器件(jiàn)的(de)信(xìn)号(hào)電(diàn)平保持(chí)一(yī)致(zhì)，其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~2.0V。正(zhèng)常工作電(diàn)壓为(wèi)1.14V~1.89V。推薦工作電(diàn)壓與(yǔ)外(wài)部(bù)信(xìn)号(hào)電(diàn)平一(yī)致(zhì)即可(kě)。
（5）VCCAUX_IO
IO輔助電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~2.06V。正(zhèng)常工作電(diàn)壓为(wèi)1.14V~1.89V/2.06V。推薦工作電(diàn)壓为(wèi)1.8V/2V。
（6）VCCADC
XADC的(de)供電(diàn)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~2.0V。正(zhèng)常工作電(diàn)壓为(wèi)1.71V~1.89V。推薦工作電(diàn)壓为(wèi)1.80V。
（7）MGTAVCC
GTX收(shōu)發(fà)器核心(xīn)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.1V。正(zhèng)常工作電(diàn)壓为(wèi)0.97V~1.08V，推薦工作電(diàn)壓为(wèi)1.00V。
（8）MGTAVTT
GTX收(shōu)發(fà)器終(zhōng)端匹(pǐ)配電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.32V。正(zhèng)常工作電(diàn)壓为(wèi)1.17V~1.23V。推薦工作電(diàn)壓为(wèi)1.20V。
（9）MGTVCCAUX
GTX收(shōu)發(fà)器輔助電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.935V。正(zhèng)常工作電(diàn)壓为(wèi)1.75V~1.85V。推薦工作電(diàn)壓为(wèi)1.80V。
（10）MGTAVTTRCAL
GTX收(shōu)發(fà)器校(xiào)正(zhèng)電(diàn)壓。其不(bù)損壞FPGA器件(jiàn)的(de)範圍为(wèi)-0.5V~1.32V。正(zhèng)常工作電(diàn)壓为(wèi)1.17V~1.23V。推薦工作電(diàn)壓为(wèi)1.20V。
官方(fāng)推薦的(de)上(shàng)電(diàn)順序依次(cì)为(wèi)VCCINT、VCCBRAM、VCCAUX、VCCAUX_IO、VCCO，斷電(diàn)順序和(hé)上(shàng)電(diàn)順序正(zhèng)好(hǎo)相反(fǎn)。另(lìng)外(wài)如(rú)果(guǒ)VCCINT和(hé)VCCBRAM電(diàn)源軌一(yī)致(zhì)，則可(kě)同(tóng)时(shí)上(shàng)電(diàn)/斷電(diàn)。VCCAUX_IO、VCCAUX與(yǔ)VCCO電(diàn)源軌一(yī)致(zhì)也(yě)可(kě)同(tóng)时(shí)上(shàng)電(diàn)/斷電(diàn)。其它(tā)電(diàn)源軌則无上(shàng)電(diàn)順序。GTX收(shōu)發(fà)器的(de)上(shàng)電(diàn)順序为(wèi)VCCINT、MGTAVCC、MGTAVTT或(huò)者(zhě)MGTAVCC、VCCINT、MGTAVTT。斷電(diàn)順序正(zhèng)好(hǎo)相反(fǎn)。MGTVCCAUX无順序。
3. MP5650電(diàn)源排序方(fāng)法
实現(xiàn)排序的(de)一(yī)種(zhǒng)方(fāng)法是(shì)把一(yī)个(gè)電(diàn)源的(de)電(diàn)源良好(hǎo)（PGOOD）管(guǎn)脚級聯至(zhì)相繼的(de)下(xià)一(yī)个(gè)電(diàn)源的(de)使能(néng)（EN）管(guǎn)脚，如(rú)图(tú)3所(suǒ)示。在(zài)電(diàn)源芯片(piàn)在(zài)PG門(mén)限得到(dào)滿足时(shí)開(kāi)始接通(tòng)。該方(fāng)法的(de)优勢是(shì)成(chéng)本(běn)低，但是(shì)无法輕(qīng)松的(de)控制定(dìng)时(shí)。在(zài)EN管(guǎn)脚上(shàng)增加電(diàn)容在(zài)上(shàng)電(diàn)的(de)級聯上(shàng)引入(rù)定(dìng)时(shí)延时(shí)。
图(tú)3 把PGOOD引脚級聯至(zhì)使能(néng)引脚示意(yì)图(tú)
MP5650上(shàng)選用(yòng)的(de)DC-DC電(diàn)源芯片(piàn)为(wèi)LTM4628和(hé)LTNM4622,芯片(piàn)的(de)使用(yòng)典型電(diàn)路(lù)如(rú)图(tú)4所(suǒ)示。芯片(piàn)通(tòng)过(guò)控制TRACK/SS管(guǎn)脚，通(tòng)过(guò)給(gěi)該管(guǎn)脚外(wài)加電(diàn)容来(lái)改變(biàn)上(shàng)電(diàn)时(shí)間(jiān)。電(diàn)容越小，上(shàng)電(diàn)时(shí)間(jiān)越短(duǎn)。若FPGA電(diàn)源級數較多(duō)較多(duō)，若每級上(shàng)電(diàn)时(shí)間(jiān)較长，会(huì)導致(zhì)電(diàn)源總(zǒng)的(de)上(shàng)電(diàn)时(shí)間(jiān)过(guò)慢(màn)，超过(guò)官方(fāng)給(gěi)的(de)最(zuì)大值，導致(zhì)无法啟動(dòng)配置工作，FPGA工作不(bù)正(zhèng)常。官方(fāng)提(tí)供的(de)上(shàng)電(diàn)时(shí)間(jiān)要(yào)求如(rú)图(tú)5所(suǒ)示，最(zuì)大不(bù)超过(guò)50ms。
图(tú)4 LTM4628和(hé)LTNM4622芯片(piàn)使用(yòng)典型電(diàn)路(lù)
图(tú)5 官方(fāng)提(tí)供的(de)上(shàng)電(diàn)时(shí)間(jiān)要(yào)求
在(zài)我(wǒ)们(men)最(zuì)初的(de)設計(jì)中(zhōng)TRACK/SS管(guǎn)脚電(diàn)容選为(wèi)0.1uF，我(wǒ)们(men)發(fà)現(xiàn)經(jīng)过(guò)四(sì)級級聯後(hòu)，上(shàng)電(diàn)有(yǒu)时(shí)Flash配置芯片(piàn)配置不(bù)成(chéng)功，經(jīng)示波(bō)器测試發(fà)現(xiàn)上(shàng)電(diàn)时(shí)間(jiān)过(guò)长，超过(guò)了(le)Xilinx要(yào)求的(de)50ms，如(rú)图(tú)6所(suǒ)示。經(jīng)修改TRACK/SS管(guǎn)脚電(diàn)容選为(wèi)4.7nF後(hòu)，上(shàng)電(diàn)时(shí)間(jiān)大大縮短(duǎn)，如(rú)图(tú)7所(suǒ)示，約为(wèi)3ms。滿足了(le)Xilinx上(shàng)電(diàn)时(shí)間(jiān)要(yào)求，FPGA可(kě)以(yǐ)正(zhèng)常工作。設計(jì)中(zhōng)也(yě)可(kě)以(yǐ)将TRACK/SS管(guǎn)脚懸空，在(zài)默認情(qíng)況下(xià)，上(shàng)電(diàn)时(shí)間(jiān)有(yǒu)默認延时(shí)时(shí)間(jiān)約为(wèi)幾(jǐ)百(bǎi)微秒(miǎo)。
图(tú)6 TRACK/SS管(guǎn)脚電(diàn)容为(wèi)0.1uF时(shí)，最(zuì)後(hòu)一(yī)級電(diàn)源上(shàng)電(diàn)时(shí)間(jiān)
4. 總(zǒng)結
總(zǒng)得来(lái)说(shuō)，kintex7 FPGA電(diàn)源結構比較複雜。目前(qián)用(yòng)戶設計(jì)的(de)7系(xì)列FPGA带(dài)上(shàng)電(diàn)順序的(de)電(diàn)源方(fāng)案(àn)常用(yòng)各(gè)个(gè)電(diàn)源芯片(piàn)的(de)輸入(rù)EN和(hé)輸出(chū)PGOOD来(lái)控制順序，上(shàng)電(diàn)时(shí)間(jiān)需滿足Xilinx官方(fāng)要(yào)求。通(tòng)过(guò)開(kāi)始描述，我(wǒ)们(men)能(néng)够清(qīng)晰看(kàn)到(dào)这(zhè)个(gè)MP5650核心(xīn)板所(suǒ)含有(yǒu)的(de)接口(kǒu)和(hé)功能(néng)。对(duì)于(yú)需要(yào)大量(liàng)IO的(de)用(yòng)戶，此(cǐ)核心(xīn)板将是(shì)不(bù)錯的(de)選擇。而(ér)且IO連(lián)接部(bù)分(fēn)，同(tóng)一(yī)个(gè)BANK管(guǎn)脚到(dào)連(lián)接器接口(kǒu)之間(jiān)走(zǒu)線(xiàn)做了(le)等长和(hé)差分(fēn)处理，对(duì)于(yú)二(èr)次(cì)開(kāi)發(fà)来(lái)说(shuō)，非(fēi)常适合。
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