摘自(zì)网(wǎng)絡班学員陳同(tóng)学博客：
https://www.cnblogs.com/moluoqishi/p/9544146.html
一(yī) 、前(qián)言
本(běn)文(wén)設計(jì)思(sī)想(xiǎng)采用(yòng)明(míng)德揚至(zhì)簡設計(jì)法。VGA是(shì)最(zuì)常見(jiàn)的(de)視頻顯示接口(kǒu)，时(shí)序也(yě)較为(wèi)簡單。本(běn)文(wén)從利用(yòng)顯示屏通(tòng)过(guò)VGA方(fāng)式顯示测試图(tú)案(àn)及(jí)静(jìng)态图(tú)片(piàn)着手(shǒu)带(dài)大家(jiā)接觸图(tú)像顯示應(yìng)用(yòng)，算是(shì)为(wèi)後(hòu)續VGA顯示攝像头(tóu)采集图(tú)像以(yǐ)及(jí)HDMI高(gāo)清(qīng)數字(zì)顯示方(fāng)式打(dǎ)个(gè)基礎。
二(èr)、VGA顯示原理
關(guān)于(yú)VGA的(de)詳细(xì)解(jiě)釋可(kě)查看(kàn)參考文(wén)獻1，这(zhè)里(lǐ)主(zhǔ)要(yào)講解(jiě)下(xià)根(gēn)據(jù)VGA的(de)分(fēn)辨率計(jì)算时(shí)鐘(zhōng)頻率的(de)方(fāng)式。以(yǐ)本(běn)文(wén)使用(yòng)到(dào)的(de)1024*768@60HZ为(wèi)例。
一(yī)幀图(tú)像顯示周期(qī)为(wèi)Tv，在(zài)这(zhè)段(duàn)时(shí)間(jiān)內(nèi)VGA需要(yào)掃描806行，每行1344个(gè)點(diǎn)。所(suǒ)以(yǐ)每个(gè)點(diǎn)的(de)持(chí)續周期(qī)为(wèi)：Ts=Tv/(n*m)，故时(shí)鐘(zhōng)頻率:fs = n*m*fv=806*1344*60=65MHz。因(yīn)此(cǐ)設計(jì)下(xià)来(lái)其实非(fēi)常簡單，PLL産生(shēng)65MHz工作时(shí)鐘(zhōng)信(xìn)号(hào)，利用(yòng)两(liǎng)个(gè)計(jì)數器分(fēn)别計(jì)數行列值，之後(hòu)根(gēn)據(jù)計(jì)數器數值産生(shēng)行场同(tóng)步信(xìn)号(hào)以(yǐ)及(jí)相應(yìng)的(de)RGB图(tú)像數據(jù)即可(kě)。有(yǒu)一(yī)點(diǎn)需要(yào)注意(yì)：VGA顯示标(biāo)準規定(dìng)行场同(tóng)步脈沖均为(wèi)負脈沖，意(yì)思(sī)是(shì)只(zhī)有(yǒu)同(tóng)步脈沖階(jiē)段(duàn)拉低，其他(tā)时(shí)刻为(wèi)高(gāo)電(diàn)平。
三(sān)、静(jìng)态图(tú)片(piàn)顯示
VGA顯示基本(běn)原理和(hé)設計(jì)方(fāng)式确定(dìng)後(hòu)，顯示图(tú)片(piàn)也(yě)不(bù)是(shì)什麼(me)難事(shì)。可(kě)以(yǐ)将图(tú)片(piàn)以(yǐ).coe形式保存在(zài)FPGA內(nèi)部(bù)BRAM中(zhōng)，通(tòng)过(guò)VGA接口(kǒu)模块(kuài)循环(huán)读(dú)取(qǔ)RAM數據(jù)方(fāng)式来(lái)顯示图(tú)片(piàn)。FPGA片(piàn)內(nèi)BRAM的(de)存儲容量(liàng)一(yī)般在(zài)kbit量(liàng)級，存儲640*480*24bit真(zhēn)彩色(sè)图(tú)像捉襟見(jiàn)肘，因(yīn)此(cǐ)这(zhè)里(lǐ)僅顯示320*240*16bit图(tú)像用(yòng)于(yú)测試。把图(tú)片(piàn)格式設定(dìng)为(wèi).coe文(wén)件(jiàn)的(de)方(fāng)法：一(yī)是(shì)可(kě)以(yǐ)利用(yòng)些小的(de)软(ruǎn)件(jiàn)工具，此(cǐ)处先(xiān)用(yòng)img2Lcd软(ruǎn)件(jiàn)将图(tú)片(piàn)調整为(wèi)合适的(de)分(fēn)辨率，再用(yòng)BMP2Mif软(ruǎn)件(jiàn)生(shēng)成(chéng).coe文(wén)件(jiàn)初始化(huà)BMG IP核（見(jiàn)參考文(wén)獻2）；第(dì)二(èr)就(jiù)是(shì)自(zì)己写一(yī)段(duàn)软(ruǎn)件(jiàn)脚本(běn)来(lái)轉(zhuǎn)換。
测試需求：VGA接口(kǒu)以(yǐ)1024*768分(fēn)辨率，60Hz幀頻，在(zài)顯示屏中(zhōng)央位置顯示一(yī)幅320*240图(tú)片(piàn)，其他(tā)位置左(zuǒ)右(yòu)各(gè)一(yī)半分(fēn)别顯示白色(sè)和(hé)紅(hóng)色(sè)。
BMG IP核配置：
第(dì)一(yī)页(yè)選擇單口(kǒu)ROM模式，其他(tā)保持(chí)默認。主(zhǔ)要(yào)第(dì)二(èr)页(yè)的(de)位宽(kuān)和(hé)深度(dù)設置正(zhèng)确，另(lìng)外(wài)取(qǔ)消掉輸出(chū)寄存器選擇匹(pǐ)配时(shí)序。
四(sì)、顯示硬(yìng)件(jiàn)方(fāng)案(àn)
大多(duō)數VGA顯示采用(yòng)電(diàn)阻网(wǎng)絡分(fēn)壓代(dài)替DA过(guò)程，这(zhè)種(zhǒng)方(fāng)案(àn)成(chéng)本(běn)較低，能(néng)滿足大多(duō)數顯示需求。當对(duì)分(fēn)辨率要(yào)求較高(gāo)时(shí)，采用(yòng)專用(yòng)顯示芯片(piàn)来(lái)完成(chéng)R G B三(sān)路(lù)同(tóng)步數模轉(zhuǎn)換，本(běn)文(wén)采用(yòng)ADI公司的(de)ADV7123芯片(piàn)，內(nèi)含有(yǒu)三(sān)路(lù)10位DAC，最(zuì)高(gāo)支持(chí)1080p@60Hz图(tú)像輸出(chū)。硬(yìng)件(jiàn)中(zhōng)将每路(lù)低两(liǎng)位拉低，僅提(tí)供高(gāo)8位接口(kǒu)可(kě)滿足8*8*8 = 24bit真(zhēn)彩色(sè)顯示需求。上(shàng)升(shēng)沿采樣(yàng)數據(jù)，为(wèi)方(fāng)便处理和(hé)代(dài)碼規範，FPGA邏輯在(zài)PLL时(shí)鐘(zhōng)上(shàng)升(shēng)沿驅動(dòng)，輸出(chū)顯示芯片(piàn)工作采樣(yàng)时(shí)鐘(zhōng)为(wèi)PLL産生(shēng)时(shí)鐘(zhōng)信(xìn)号(hào)取(qǔ)反(fǎn)，如(rú)此(cǐ)可(kě)保證滿足顯示芯片(piàn)建立保持(chí)时(shí)間(jiān)需求。
五(wǔ)、邏輯代(dài)碼設計(jì)
1 `timescale 1ns / 1ps
2
3 module vga_interface#(
4 parameter DATA_W = 8)
5 (
6 input clk,//65MHz
7 input rst_n,
8
9 output vga_clk,
10 output reg vga_en,
11
12 //input [DATA_W-1:0] din_r,
13 //input [DATA_W-1:0] din_g,
14 //input [DATA_W-1:0] din_b,
15 output [DATA_W-1:0] vga_r,
16 output [DATA_W-1:0] vga_g,
17 output [DATA_W-1:0] vga_b,
18 output reg vga_hs,
19 output reg vga_vs
20 );
21
22 /*********************************參數******************************************/
23 //VGA:1280*768@60HZ
24 //行參數
25 localparam H_A = 136, //同(tóng)步脈沖
26 H_B = 160, //顯示後(hòu)沿
27 H_C = 1024, //顯示时(shí)段(duàn)
28 H_D = 24; //顯示前(qián)沿
29 //场參數
30 localparam V_A = 6, //同(tóng)步脈沖
31 V_B = 29, //顯示後(hòu)沿
32 V_C = 768, //顯示时(shí)段(duàn)
33 V_D = 3; //顯示前(qián)沿
34
35 //有(yǒu)效區(qū)域邊(biān)界
36 localparam X0 = H_A+H_B, //136+160=296
37 X1 = H_A+H_B+H_C, //136+160+1024=1320
38 Y0 = V_A+V_B, //6+29=35
39 Y1 = V_A+V_B+V_C; //6+29+768=803
40
41 localparam COL_NUM = H_A+H_B+H_C+H_D,//1344
42 ROW_NUM = V_A+V_B+V_C+V_D;//806
43
44 //顯示中(zhōng)心(xīn)位置
45 localparam X_CENTER = (X0+X1)/2,//808
46 Y_CENTER = (Y0+Y1)/2;//419
47
48 //顯示图(tú)片(piàn)分(fēn)辨率及(jí)位置
49 localparam PIC_H = 320,
50 PIC_V = 240;
51
52 localparam PIC_H_LB = X_CENTER-PIC_H/2,
53 PIC_H_RB = X_CENTER+PIC_H/2,
54 PIC_V_UB = Y_CENTER-PIC_V/2,
55 PIC_V_DB = Y_CENTER+PIC_V/2;
56
57 /*********************************信(xìn)号(hào)定(dìng)義******************************************/
58 reg [ (12-1):0] cnt_hs ;
59 wire add_cnt_hs ;
60 wire end_cnt_hs ;
61 reg [ (12-1):0] cnt_vs ;
62 wire add_cnt_vs ;
63 wire end_cnt_vs ;
64 wire valid_area;
65 wire left_half;
66 wire picture_area;
67 reg [DATA_W-1:0] r_reg,g_reg,b_reg;
68
69 wire ena;
70 wire [15:0] douta;
71 reg [ (17-1):0] cnt_addr ;
72 wire add_cnt_addr ;
73 wire end_cnt_addr ;
74 wire [16:0] addra;
75 reg ram_vld;
76 /*********************************計(jì)數器******************************************/
77
78 always @(posedge clk or negedge rst_n) begin
79 if (rst_n==0) begin
80 cnt_hs <= 0;
81 end
82 else if(add_cnt_hs) begin
83 if(end_cnt_hs)
84 cnt_hs <= 0;
85 else
86 cnt_hs <= cnt_hs+1 ;
87 end
88 end
89
90 assign add_cnt_hs = 1;
91 assign end_cnt_hs = add_cnt_hs && cnt_hs == (COL_NUM)-1 ;
92
93 always @(posedge clk or negedge rst_n) begin
94 if (rst_n==0) begin
95 cnt_vs <= 0;
96 end
97 else if(add_cnt_vs) begin
98 if(end_cnt_vs)
99 cnt_vs <= 0;
100 else
101 cnt_vs <= cnt_vs+1 ;
102 end
103 end
104 assign add_cnt_vs = (end_cnt_hs);
105 assign end_cnt_vs = add_cnt_vs && cnt_vs == (ROW_NUM)-1 ;
106
107
108 /*********************************BRAM相關(guān)信(xìn)号(hào)******************************************/
109 //BRAM读(dú)取(qǔ)地(dì)址計(jì)數器
110 always @(posedge clk or negedge rst_n) begin
111 if (rst_n==0) begin
112 cnt_addr <= 0;
113 end
114 else if(add_cnt_addr) begin
115 if(end_cnt_addr)
116 cnt_addr <= 0;
117 else
118 cnt_addr <= cnt_addr+1 ;
119 end
120 end
121
122 assign add_cnt_addr = (ena);
123 assign end_cnt_addr = add_cnt_addr && cnt_addr == 320*240 -1 ;
124
125 assign addra = cnt_addr;
126 assign ena = picture_area;
127
128 //BRAM數據(jù)有(yǒu)效指示
129 always @(posedge clk or negedge rst_n)begin
130 if(rst_n==1'b0)begin
131 ram_vld <= 0;
132 end
133 else begin
134 ram_vld <= ena;
135 end
136 end
137 /*********************************VGA輸出(chū)信(xìn)号(hào)******************************************/
138 //行场同(tóng)步信(xìn)号(hào)
139 always @(posedge clk or negedge rst_n)begin
140 if(rst_n==1'b0)begin
141 vga_hs <= 1;
142 end
143 else if(add_cnt_hs && cnt_hs == H_A-1)begin
144 vga_hs <= 1;
145 end
146 else if(end_cnt_hs)
147 vga_hs <= 0;
148 end
149
150 always @(posedge clk or negedge rst_n)begin
151 if(rst_n==1'b0)begin
152 vga_vs <= 1;
153 end
154 else if(add_cnt_vs && cnt_vs == V_A-1)begin
155 vga_vs <= 1;
156 end
157 else if(end_cnt_vs)
158 vga_vs <= 0;
159 end
160
161 //R G B寄存器信(xìn)号(hào)
162 always @(posedge clk or negedge rst_n)begin
163 if(rst_n==1'b0)begin
164 r_reg <= 0;
165 g_reg <= 0;
166 b_reg <= 0;
167 end
168 else if(valid_area && !picture_area)begin
169 if(left_half)begin //彩条(tiáo)测試 左(zuǒ)半屏幕顯示白色(sè)
170 r_reg <= 8'b1111_1111;
171 g_reg <= 8'b1111_1111;
172 b_reg <= 8'b1111_1111;
173 end
174 else begin //右(yòu)半屏幕顯示紅(hóng)色(sè)
175 r_reg <= 8'b1111_1111;
176 g_reg <= 0;
177 b_reg <= 0;
178 end
179 end
180 else begin//无效區(qū)域顯示黑(hēi)色(sè)
181 r_reg <= 0;
182 g_reg <= 0;
183 b_reg <= 0;
184 end
185 end
186
187 assign valid_area = cnt_hs >= X0 && cnt_hs < X1 && cnt_vs >= Y0 && cnt_vs < Y1;
188 assign left_half = cnt_hs >= X0 && cnt_hs < X_CENTER;
189 assign picture_area = cnt_hs >= PIC_H_LB && cnt_hs < PIC_H_RB
190 && cnt_vs >= PIC_V_UB && cnt_vs < PIC_V_DB;
191
192 assign vga_r = ram_vld ? {douta[15:11],3'b0} : r_reg;//5bit
193 assign vga_g = ram_vld ? {douta[10:5],2'b0} : g_reg;//6bit
194 assign vga_b = ram_vld ? {douta[4:0],3'b0} : b_reg;//5bit
195
196 //輸出(chū)控制信(xìn)号(hào)
197 assign vga_clk = ~clk;
198
199 always @(posedge clk or negedge rst_n)begin
200 if(rst_n==1'b0)begin
201 vga_en <= 0;
202 end
203 else if(valid_area)begin
204 vga_en <= 1;
205 end
206 else
207 vga_en <= 0;
208 end
209
210 /*********************************子模块(kuài)例化(huà) BRAM******************************************/
211
212 blk_mem_gen_0 bram (
213 .clka(clk), // input wire clka
214 .ena(ena), // input wire ena
215 .addra(addra), // input wire [16 : 0] addra
216 .douta(douta) // output wire [15 : 0] douta
217 );
218
219 endmodule
220
221
222
这(zhè)里(lǐ)VGA接口(kǒu)代(dài)碼包(bāo)含了(le)顯示內(nèi)容，在(zài)实際應(yìng)用(yòng)中(zhōng)要(yào)去(qù)掉顯示部(bù)分(fēn)邏輯和(hé)BRAM的(de)例化(huà)，添加用(yòng)戶側接口(kǒu)及(jí)邏輯。测試工程頂层：
> 1 `timescale 1ns / 1ps
2
3 module vga_test_top(
4 input sys_clk_p,
5 input sys_clk_n,
6 input rst_n,
7
8 output vga_hs,
9 output vga_vs,
10 output vga_clk,
11 output vga_en,
12 output [8-1:0] vga_r,
13 output [8-1:0] vga_g,
14 output [8-1:0] vga_b
15 );
16
17 wire clk;
18 wire sys_clk_ibufg;
19 wire locked;
20
21 IBUFGDS #
22 (
23 .DIFF_TERM ("FALSE"),
24 .IBUF_LOW_PWR ("FALSE")
25 )
26 u_ibufg_sys_clk
27 (
28 .I (sys_clk_p),
29 .IB (sys_clk_n),
30 .O (sys_clk_ibufg)
31 );
32
33 clk_wiz_0 pll
34 (
35 // Clock out ports
36 .clk_out1(clk), // output clk_out1
37 // Status and control signals
38 .resetn(rst_n), // input resetn
39 .locked(locked), // output locked
40 // Clock in ports
41 .clk_in1(sys_clk_ibufg)); // input clk_in1
42
43
44 vga_interface#(.DATA_W(8))
45 vga_interface
46 (
47 .clk (clk) ,//65MHz
48 .rst_n (rst_n) ,
49 .vga_clk (vga_clk) ,
50 .vga_en (vga_en) ,
51 .vga_r (vga_r) ,
52 .vga_g (vga_g) ,
53 .vga_b (vga_b) ,
54 .vga_hs (vga_hs) ,
55 .vga_vs (vga_vs)
56 );
57
58
59 endmodule
60
61 vga_test_top.v
62
六(liù)、仿真(zhēn)及(jí)板級测試
为(wèi)了(le)方(fāng)便仿真(zhēn)，只(zhī)将vga_interface作为(wèi)uut。查看(kàn)行为(wèi)仿真(zhēn)波(bō)形：
可(kě)見(jiàn)行场計(jì)數器及(jí)同(tóng)步脈沖按照預期(qī)工作，在(zài)顯示图(tú)片(piàn)區(qū)域地(dì)址計(jì)數器遞增。現(xiàn)在(zài)我(wǒ)们(men)看(kàn)看(kàn)实際上(shàng)板後(hòu)的(de)顯示效果(guǒ)：
和(hé)原始图(tú)片(piàn)对(duì)比下(xià)
由(yóu)于(yú)原始图(tú)片(piàn)是(shì)24位真(zhēn)彩图(tú)，且在(zài)VGA顯示接口(kǒu)模块(kuài)中(zhōng)進(jìn)行了(le)R G B低位填充導致(zhì)些许失真(zhēn)，不(bù)过(guò)整體(tǐ)顯示正(zhèng)确。
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
參考文(wén)獻：
1 [笔(bǐ)記(jì)]VGA时(shí)序及(jí)其原理 - LiangXuan - 博客園(yuán) https://www.cnblogs.com/spartan/archive/2011/08/16/2140546.html
2 【原創】bmp轉(zhuǎn)mif、coe或(huò)hex软(ruǎn)件(jiàn)發(fà)布(bù)及(jí)使用(yòng)介紹-crazybird-電(diàn)子技術(shù)應(yìng)用(yòng)-AET-北(běi)大中(zhōng)文(wén)核心(xīn)期(qī)刊(kān)-最(zuì)豐富的(de)電(diàn)子設計(jì)資源平台(tái) http://blog.chinaaet.com/crazybird/p/5100000224
- 沒(méi)落(là)騎士 - 博客園(yuán)
